通过FPGA内部锁相环对恒温晶振的输出（32.768MHz）进行2倍频，输出的时钟精度会很低吗？误差大吗？谢谢~~

Posted 2023-04-08

锁相环，只要能锁定，就不存在精度（也就是输出频率准确度）的问题，但是用FPGA内部的锁相环，存在抖动比较大的问题，也就是短期内看输出的时钟的周期，理想应该是一个固定的值，但实际情况肯定会变化，用FPGA内部的锁相环输出的时钟，这种周期的变化会比较大，但要注意的是这种变化的频率比较高，而且是围绕准确的周期/频率 附近上下变化的，所以如果你以较长的时间来观察（比如0.1S，1S以及更长的时间），看到的是平均周期/频率，是很准确的，只是在以很短的时间看（比如10us、1us或者更短），才能看到这种比较明显的变化
最终是否能满足你的需求，还要看应用，如果产生的时钟只是用于FPGA的内部逻辑电路，是完全没有问题的，如果用于外部的模拟电路，高速DAC/ADC、射频链路、高速串行通讯接口，就有可能不能满足要求 参考技术A 不会，FPGA内部的PLL的精度可以保证的追问

只有硬件搭的锁相环才会是使误差大很多吗？谢谢~

参考技术B 内部是PLL，精度不会降低多少的。

fpga实操训练（锁相环pll）

【 声明：版权所有，欢迎转载，请勿用于商业用途。 联系信箱：feixiaoxing @163.com】

        锁相环pll是fpga区别于stm32、soc很重要的一个特征。通常来说，输入的晶振一般是25m、50m这样的，不一定能满足功能的开发。这个时候就需要对时钟进行倍频，或者分频处理。fpga上面配置pll非常简单，就算不懂得pll的实现原理，也完全也不影响自己的使用。

        为了验证pll有没有成功，我们可以通过led点灯的方法，只通过修改clk0的输出，就可以判断pll是不是真的发挥了作用。

1、准备led_test项目

        led_test项目的创建和之前其他fpga测试项目一样，没有什么特别之处。

2、配置pll

        首先从IP Catalog中添加ALTPLL，

         选择ALTPLL之后，单击弹出窗口，保存为pll.v文件，

         输入input时钟，我们的时钟是50M，所以这里修改成50，