quartus里用原理图的方法进行仿真时，为啥输出比输入延迟了一个时钟周期，有啥解决的办法吗？
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quartus里用原理图的方法进行仿真时，为什么输出比输入延迟了一个时钟周期，有什么解决的办法吗？用verilog代码写的一个扰码程序，直接进行仿真时，没有延迟，但是将代码生成原理图时就延迟了一个时钟周期，这是为什么？有什么解决方法吗？
做的是功能仿真，不是时序仿真。。。
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如何在ModelSim中仿真Quartus的bdf文件和IP核