在tools 下面选中project settings。
然后选targat language为VHDL 。
这样就会生成一个以VHDL语言为模板的ip。
转载：https://zhidao.baidu.com/question/2078274187164889428.html?qbl=relate_question_1&word=vivado%C9%E8%D6%C3IP%BA%CB%C9%FA%B2%FAVerilog
vivado自定IP例化的问题，怎么生成VHDL的例化
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