zynq7000的cache
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篇首语：本文由小常识网(cha138.com)小编为大家整理，主要介绍了zynq7000的cache相关的知识，希望对你有一定的参考价值。
"简单记录下，后面补充"
1、cache概述
cache顾名思义是缓存，为了解决高速CPU与低速主存之间速度不匹配问题。cache根据速度和容量的不同，还可分为L1、L2、L3，速度渐慢，而容量渐增。不同CPU 的L1 cache相差往往不大，因此其性能与L2 cache 容量大小显著相关。
2、zynq7000的cache特性
zynq7000使用ARM cortex-A9双核，有2级cache，32k 的L1 Icache 和Dcache，以及512K的L2 Cache。
3、cache一致性
3.1DMA与cache一致性
相关函数：
初始化时：Xil_SetTlbAttributes
发送时：DCacheFlushRange
接收时：DCacheInvalidateRange
3.2 双核与cache一致性
xilinx的AMP示例中简单地将cpu1的L2 cache关闭以解决双核交互的一致性问题。
CPU0运行uc，CPU1运行linux时，目前需要将cpu0的bsp中使用l2cache代码注释掉，否则会导致uboot启动时无法ping，且无法启动kernel
以上是关于zynq7000的cache的主要内容，如果未能解决你的问题，请参考以下文章
zynq7000 中断系统及在UCOSIII中的中断处理接口