Verilog MIPS32 CPU-- PC寄存器
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- Verilog MIPS32 CPU(一)-- PC寄存器
- Verilog MIPS32 CPU(二)-- Regfiles
- Verilog MIPS32 CPU(三)-- ALU
- Verilog MIPS32 CPU(四)-- RAM
- Verilog MIPS32 CPU(五)-- CP0
- Verilog MIPS32 CPU(六)-- MDU
- Verilog MIPS32 CPU(七)-- DIV、DIVU
- Verilog MIPS32 CPU(八)-- 控制器
module pcreg( input clk, input rst, input ena, input [31:0] data_in, output [31:0] data_out ); reg [31:0] data=32\'b0; always @(posedge clk or posedge rst) begin if(rst) data<=32\'h00400000; //reset key else begin if(ena) data<=data_in; //enable ,input end end assign data_out = data; endmodule
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