Verilog MIPS32 CPU-- Regfiles

Posted Benedict97

tags:

篇首语:本文由小常识网(cha138.com)小编为大家整理,主要介绍了Verilog MIPS32 CPU-- Regfiles相关的知识,希望对你有一定的参考价值。

 

 

module RegFiles(
        input clk,
        input rst,
        input we,
        input [4:0] raddr1,
        input [4:0] raddr2,
        input [4:0] waddr,
        input [31:0] wdata,
        output [31:0] rdata1,
        output [31:0] rdata2
        );
    
    reg [31:0] data [0:31];
    
    always@(posedge clk or posedge rst) begin
        if(rst)  for(i=0;i<32;i=i+1) begin
            data[i]<=32\'b0;
        end
        else begin
            if(we&&waddr!=5\'b0) data[waddr]<=wdata;
        end
    end
    
endmodule

 

以上是关于Verilog MIPS32 CPU-- Regfiles的主要内容,如果未能解决你的问题,请参考以下文章

Verilog MIPS32 CPU-- ALU

Verilog MIPS32 CPU-- Regfiles

Verilog MIPS32 CPU-- RAM

Verilog MIPS32 CPU-- 控制器

Verilog MIPS32 CPU-- CP0

Verilog MIPS32 CPU-- PC寄存器