Vivado的debug core怎么用

Posted 2023-03-16

使用vivado isim仿真的方法和过程如下：
1) 测试平台建立；
a) 在工程管理区点击鼠标右键，弹出菜单选择New Source，弹出界面； b) 输入文件名，选择Verilog Test Fixture，打钩add to project，单击NEXT；
c) 选择要仿真的文件，点击NEXT；
d) 点击“FINISH”，就生成一个Verilog测试模块。
ISE能自动生成测试平台的完整构架，包括所需信号、端口声明以及模块调用的实现。所需要完成的工作就是initial….end模块中的“//Add stimulus here”后面添加测试向量生成代码。
这里给出示例测试代码，将其添加于//Add stimulus here处
#100;
SW = 7;
#100;
SW = 11;
#100;
SW = 13;
#100;
SW = 14;

2) 测试平台建立后，在工程管理区将状态设置为“Simulation”；选择要仿真的文件名，
过程管理区就会显示“Isim simlator”；
3) 下拉“Isim simlator”，选择“Simulate Behavioral Model”，单击鼠标右键，现在“Process Properties”可修改仿真远行时间等。
4) 修改后，直接双击“Isim simlator”中的“Simulate Behavioral Model”进行仿真。
检查仿真结果是否达到预期设计目标。

Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。集成的设计环境——Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。 参考技术A HLS的输出sh不能作为IP直接被ISE使用，源代码可以。

急！！ vivado 问题：把文件烧到板子上的时候，显示 there are no debug cores. 请问怎么解决啊！

查了相关解答，基本都没看懂。我的程序里输入只有时钟。应该不是什么free running问题。我的vivado是2015.2版本的，应用了一个ip核，但是似乎是2016版本。请问会不会是这两个版本不同造成的。请问有哪些可能的解决办法？？能否尽可能详细描述一下，谢谢啦。

参考技术A usb线不行，找根兼容性好的。 参考技术B no debug cores是指你的工程里没有加入debug 用的ILA逻辑核。