在DDR的PCB布线中提到，数据线可以分组等长，各组之间可以不等长，那怎样保证32位数据的时序呢？

Posted 2023-04-12

要明白这个，就需要先明白为毛时序的几项参数没有一个是1或者接近于1的。
因为其不等长的原因，需要超过1个（事实上是数个，这个数字现在一般是5-8）钟频完成读、写等操作。
数据调取给CPU的缓存也是类似等待的周期。由于引脚的并行排布，不需要担心数据的读取先后造成顺序错误。
布线长度的差距造成的延迟，只需要在额定钟频周期内能完成数据的读写即可。
而超频单超CPU不如超内存来得效果明显的原因，是因为现在的内存时序各项数值相较早期来得更大，而提高内存读写速度可以明显降低CPU缓存的等待时间。单超CPU不超内存，会导致CPU用更多的钟频周期去等待内存读写的数据。当然，现在内存控制器都是集成在CPU里面了，超了CPU自然就一起超了内存。但是由于本身的瓶颈存在，内存超频幅度更大反而容易得到更好的性能。 参考技术A 1、DDR的地址和控制信号线为一组，和DDR 的CLK的布线长度相差不超过400mil,信号线之间间隔10mil-15mil，宽度一般为5mil；
2、数据信号线为一组（包括DQ,DQS,DM）DQ,DM和DQS长度相差不超过200mil,DQS和CLK线长相差不超过400mil；
从上面可以看出各组和作为参考信号线的时钟信号线长度，基本要保持一致，最大不超过600mil,也就是说，实际上布线的时候各组还是要求等长的。【允许我问了度娘。。。QAQ

浅析pcb板布线实用技巧

说到PCB板布线，不得不提到电路板的设计，在线路板设计中先确定好板的大小，PCB大小尺寸太大促使印刷线条长，阻抗增加，抗燥能力下降，成本也增加，如果过小时，散热极差，且临近线条容易受干扰。在确定PCB的尺寸后，在确定特殊元件的摆方位置。最后，根据功能单元，对电路的全部元器件进行布局。对于布局而言，一个原则是数字和模拟尽可能的分开，令一个原则是低速的不要和高速的接近。最基本的原则就是把数字接地和模拟接地分开，数字接地由于都是开关器件，电流在开关的一瞬间都很大，不动的时候又很小，所以数字接地不可以和模拟接地混在一起。一个推荐的布局可以像下图所示。

电路的布线最好按照信号的流向采用全直线,需要转折时可用45°折线或圆弧曲线来完成,这样可以减少高频信号对外的发射和相互间的耦合。高频信号线的布线应尽可能短。要根据电路的工作频率,合理地选择信号线布线的长度,这样可以减少分布参数,降低信号的损耗。制作双面板时,在相邻的两个层面上布线最好相互垂直、斜交或弯曲相交。避免相互平行,这样可以减少相互干扰和寄生耦合。
在自动布线之前，预先用交互式对要求比较高的线进行布线，输入端与输出端的边线不应相邻平行，避免反射干扰。在必要时，可加地线进行隔离，且两相邻层的布线要互相垂直，因为平行比较容易产生寄生耦合。自动布线的布通率依赖于良好的布局，可预先设定布线规则，如走线弯曲次数、导通孔数目、步进数目等。一般是先进行探索式布线，快速的连通短线，再通过迷宫式布线，把要布的连线进行全局布线路径优化，它可以根据需要断开已布的线并试着重新再布线，从而改进总体的布线效果。
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