如何将自己写的verilog模块封装成IP核

Posted 2023-03-16

参考技术A 将你的设计制作成blackbox，也就是网表文件，这样别人看不到你的设计但是可以调用你的模块了。
blackbox只是普通网表而已。xst的综合结果就可以直接作为blackbox使用。
通常blackbox外部还会连接其他逻辑，所以blackbox中一般不插入iobuf。在xst属性中去除insert
io
buffer的选项。