怎样用MATLAB生成Verilog HDL语言

Posted 2023-05-15

怎样用MATLAB生成Verilog HDL语言

参考技术A 这样也行嘛，不行的。
要是可以生成，那还不得饿死一大批 程序猿 啊！ 参考技术B 我了个去。还能这样搞，不可行，matlab里面也没有相应的插件，对于C也是一样的，一个是顺序执行的，一个是并行的啊。。。本回答被提问者采纳

3.初识Verilog HDL

       Verilog 具有很强的电路描述与建模能力，能从多个层次对数字系统进行描述和建模。因此，在简化硬件设计任务、提高设计效率与可靠性、语言易读性、层次化和结构化设计等方面展现了强大的生命力与潜力。

 Verilog 的主要特性：

• 可采用 3 种不同的方式进行设计建模：行为级描述——使用过程化结构建模；数据流描述——使用连续赋值语句建模；结构化方式——使用门和模块例化语句描述。
• 两类数据类型：线网（wire）数据类型与寄存器（reg）数据类型，线网表示物理元件之间的连线，寄存器表示抽象的数据存储元件。
• 能够描述层次设计，可使用模块实例化描述任何层次。
• 用户定义原语（UDP）创建十分灵活。原语既可以是组合逻辑，也可以是时序逻辑。
• 可提供显示语言结构指定设计中的指定端口到端口的时延，以及路径时延和时序检查。
• Verilog 支持其他编程语言接口（PLI）进行进一步扩展。PLI 允许外部函数访问 Verilog 模块内部信息，为仿真提供了更加丰富的测试方法。
• 同一语言可用于生成模拟激励和指定测试的约束条件。
• 设计逻辑功能时，设计者可不用关心不影响逻辑功能的因素，例如工艺、温度等。

我们以上一章节给出的计数器为例子，对Verilog HDL的基本编程框架进行介绍：

`timescale 1ns / 1ps
 
 
module count(
input i_clk,
input i_rst,
output reg[9:0]o_count
);
    
always @(posedge i_clk or posedge i_rst)
begin
     if(i_rst)
     be