用Verilog HDL语言设计流水灯实验程序
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篇首语：本文由小常识网(cha138.com)小编为大家整理，主要介绍了用Verilog HDL语言设计流水灯实验程序相关的知识，希望对你有一定的参考价值。
编程实现从右至左依次点亮的流水灯,既一开始所有的LED都是熄灭的,接着做右边的LED先点亮,然后通过移位使其左边的LED也点亮,已经点亮LED不熄灭,LED全亮后重复上述过程.
请高手帮帮忙,多谢了!
input clk;//system clock
input rst;//system reset
output [7:0] led; // 8bits led
reg [7:0] led;
reg [25:0] count;
always @ (posedge clk ) begin
if(rst || count[25]==1) begin
count<=26'b0;
end
else
count<=count+1;
end
always @ (posedge clk) begin
if(rst)
led<=8'b0000_0001;
else begin
if(count[25]==1) begin
led<=((led<<1)+1);
end
end
end
endmodule
这是我自己写的，实验正确符合楼主要求！嘿嘿。。。 参考技术A 参考这里http://www.dzkf.cn/html/EDAjishu/2006/1204/1146.html
FPGA：Verilog HDL程序的基本结构
⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合Verilog HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。
以上是关于用Verilog HDL语言设计流水灯实验程序的主要内容，如果未能解决你的问题，请参考以下文章