深圳广电银通金融电子科技有限公司面试求助。急1急1急1

Posted 2023-03-14

昨天收到深圳广电银通金融电子科技有限公司面的面试邀请，面试好像还要笔试，想求助一下以前去这公司笔试过的帅哥美女们，提供几个你们笔试的几道题，小弟参考参考。。。。谢谢啦，，急
有了给100分
不是作弊，是了解下考哪些方面。。。。

　　最基本的如三极管曲线特性
　　答：即晶体三极管的伏安特性曲线：输入特性曲线和输出特性曲线。
　　输入特性是指三极管输入回路中，加在基极和发射极的电压Ube与由它所产生的基极电流Ib之间的关系。输入特性曲线如下图所示：

　　晶体管的输入特性曲线与二极管的正向特性相似，因为b、e间是正向偏置的PN结（放大模式下）
　　输出特性通常是指在一定的基极电流Ib控制下，三极管的集电极与发射极之间的电压UCE同集电极电流Ic的关系。共发射极输出特性曲线如下图所示：

　　2. 描述反馈电路的概念，列举负反馈的影响及其应用
　　答：反馈是将放大器输出信号(电压或电流)的一部分或全部，回授到放大器输入端与输入信号进行比较(相加或相减)，并用比较所得的有效输入信号去控制输出，这就是放大器的反馈过程。
　　负反馈对放大器性能有四种影响：
　　1) 降低放大倍数
　　2) 提高放大倍数的稳定性
　　由于外界条件的变化（T℃，Vcc，器件老化等），放大倍数会变化，其相对变化量越小，则稳定性越高。
　　3) 减小非线性失真和噪声
　　4) 改变了放大器的输入电阻Ri和输出电阻Ro
　　对输入电阻ri的影响：串联负反馈使输入电阻增加，并联负反馈使输入电阻减小。
　　对输出电阻ro的影响：电压负反馈使输出电阻减小，电流负反馈使输出电阻增加。
　　负反馈的应用：电压并联负反馈，电流串联负反馈，电压串联负反馈和电流并联负反馈。
　　3. 频率响应，如：怎么才算是稳定的，如何改变频率响应曲线的几个方法
　　答：频率响应通常亦称频率特性，频率响应或频率特性是衡量放大电路对不同频率输入信号适应能力的一项技术指标。实质上，频率响应就是指放大器的增益与频率的关系。通常讲一个好的放大器，不但要有足够的放大倍数，而且要有良好的保真性能，即：放大器的非线性失真要小，放大器的频率响应要好。“好”：指放大器对不同频率的信号要有同等的放大。之所以放大器具有频率响应问题，原因有二：一是实际放大的信号频率不是单一的；；二是放大器具有电抗元件和电抗因素。由于放大电路中存在电抗元件（如管子的极间电容，电路的负载电容、分布电容、耦合电容、射极旁路电容等），使得放大器可能对不同频率信号分量的放大倍数和相移不同。如放大电路对不同频率信号的幅值放大不同，就会引起幅度失真； 如放大电路对不同频率信号产生的相移不同就会引起相位失真。幅度失真和相位失真总称为频率失真，由于此失真是由电路的线性电抗元件（电阻、电容、电感等）引起的，故不称为线性失真。为实现信号不失真放大所以要需研究放大器的频率响应。
　　4. 给出一个差分运放，如何相位补偿，并画补偿后的波特图
　　答：一般对于两级或者多级的运放才需要补偿。一般采用密勒补偿。例如两级的全差分运放和两级的双端输入单端输出的运放，都可以采用密勒补偿，在第二级（输出级）进行补偿。区别在于：对于全差分运放，两个输出级都要进行补偿，而对于单端输出的两级运放，只要一个密勒补偿。
　　5. 什么是零点漂移？怎样抑制零点漂移？
　　答：零点漂移，就是指放大电路的输入端短路时，输出端还有缓慢变化的电压产生，即输出电压偏离原来的起始点而上下漂动。抑制零点漂移的方法一般有：采用恒温措施；补偿法（采用热敏元件来抵消放大管的变化或采用特性相同的放大管构成差分放大电路）；采用直流负反馈稳定静态工作点；在各级之间采用阻容耦合或者采用特殊设计的调制解调式直流放大器等。
　　6. 射极跟随器
　　答：射极跟随器（又称射极输出器，简称射随器或跟随器）是一种共集接法的电路（见下图a），它从基极输入信号，从射极输出信号。它具有高输入阻抗、低输出阻抗、输入信号与输出信号相位相同的特点。

　　射随器的主要指标及其计算：
　　1、输入阻抗
　　从上图（b）电路中，从1、1'端往右边看的输入阻抗为：Ri=Ui/Ib=rbe+(1+β)ReL
　　式中：ReL=Re//RL,rbe是晶体管的输入电阻，对低频小功率管其值为：rbe=300+(1+β)(26毫伏）/（Ie毫伏）
　　在上图（b）电路中，若从b、b'端往右看的输入阻抗为Ri=Ui/Ii=Rb//Rio.由上式可见，射随器的输入阻抗要比一般共射极电路的输入阻抗rbe高（1+β）倍。
　　2、输出阻抗
　　将Es=0,从上图（C）的e、e'往左看的输出阻抗为：Ro=Uo/Ui=(rbe+Rsb)/(1+β),式中Rs=Rs//Rb,若从输出端0、0’往左看的输出阻抗为Ro=Ro//Reo
　　3、电压放大倍数
　　根据上图（b）等效电路求得：Kv=Uo/Ui=(1+β)Rel/[Rbe+(1+β)Rel],式中：Rel=Re//RL,当(1+β)Rel>>rbe时，Kv=1,通常Kv<1.
　　4、电流放大倍数
　　根据上图（b）等效电路求得：KI=Io/Ii=(1+β)RsbRe/(Rsb+Ri)(Re+RL)
　　式中：Rsb=Rs//Rb,Ri=rbc+(1+β)Relo 通常，射随器具有电流和功率放大作用。
　　7. 基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。
　　答：放大电路的作用：放大电路是电子技术中广泛使用的电路之一，其作用是将微弱的输入信号（电压、电流、功率）不失真地放大到负载所需要的数值。
　　放大电路种类：（1）电压放大器：输入信号很小，要求获得不失真的较大的输出压，也称小信号放大器；（2）功率放大器：输入信号较大，要求放大器输出足够的功率，也称大信号放大器。
　　差分电路是具有这样一种功能的电路。该电路的输入端是两个信号的输入，这两个信号的差值，为电路有效输入信号，电路的输出是对这两个输入信号之差的放大。设想这样一种情景，如果存在干扰信号，会对两个输入信号产生相同的干扰，通过二者之差，干扰信号的有效输入为零，这就达到了抗共模干扰的目的。
　　8. 画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。

　　同步电路和异步电路的区别是什么？
　　答：同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如D触发器，当上升延到来时，寄存器把D端的电平传到Q输出端。
　　异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。
　　2. 什么是同步逻辑和异步逻辑？
　　答：同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
　　3. 什么是组合逻辑电路和时序逻辑电路？
　　答：数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。
　　4. 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
　　答：线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现(漏极或者集电极开路),，由于不用oc门可能使灌电流过大，而烧坏逻辑门。 同时在输出端口应加一个上拉电阻.(线或则是下拉电阻) 。
　　OC门，又称集电极开路（漏极开路）与非门门电路，Open Collector（Open Drain）。为什么引入OC门？实际使用中，有时需要两个或两个以上与非门的输出端连接在同一条导线上，将这些与非门上的数据（状态电平）用同一条导线输送出去。因此，需要一种新的与非门电路--OC门来实现“线与逻辑”。OC门主要用于3个方面：
　　1、实现与或非逻辑，用做电平转换，用做驱动器。由于OC门电路的输出管的集电极悬空，使用时需外接一个上拉电阻Rp到电源VCC。OC门使用上拉电阻以输出高电平，此外为了加大输出引脚的驱动能力，上拉电阻阻值的选择原则，从降低功耗及芯片的灌电流能力考虑应当足够大；从确保足够的驱动电流考虑应当足够小。
　　2、线与逻辑，即两个输出端（包括两个以上）直接互连就可以实现“AND”的逻辑功能。在总线传输等实际应用中需要多个门的输出端并联连接使用，而一般TTL门输出端并不能直接并接使用，否则这些门的输出管之间由于低阻抗形成很大的短路电流（灌电流），而烧坏器件。在硬件上，可用OC门或三态门（ST门）来实现。 用OC门实现线与，应同时在输出端口应加一个上拉电阻。
　　3、 三态门（ST门）主要用在应用于多个门输出共享数据总线，为避免多个门输出同时占用数据总线，这些门的使能信号（EN）中只允许有一个为有效电平（如高电平），由于三态门的输出是推拉式的低阻输出，且不需接上拉（负载）电阻，所以开关速度比OC门快，常用三态门作为输出缓冲器。
　　5. 什么是Setup 和Holdup时间？
　　答：Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time。如不满足setup time，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
　　保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果holdtime不够，数据同样不能被打入触发器。
　　6. 解释setup time和hold time的定义和在时钟信号延迟时的变化。
　　答：Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发 器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。 保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time 不够，数据同样不能被打入触发器。
　　建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现 metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
　　7. 什么是竞争与冒险现象？怎样判断？如何消除？
　　答：在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。 用D触发器，格雷码计数器，同步电路等优秀的设计方案可以消除。
　　8. 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？
　　答：常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。
　　cmos的高低电平分别为:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD，ttl的为:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.

　　用cmos可直接驱动ttl;加上拉电阻后,ttl可驱动cmos.
　　9. 如何解决亚稳态？
　　答：亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
　　解决方法:

　　1 降低系统时钟频率

　　2 用反应更快的FF

　　3 引入同步机制,防止亚稳态传播

　　4 改善时钟质量,用边沿变化快速的时钟信号

　　关键是器件使用比较好的工艺和时钟周期的裕量要大.
　　10. IC设计中同步复位与异步复位的区别。
　　答：同步复位，就是当复位信号有效且在给定的时钟边沿到来时，触发器才被复位。换一句话说，即使复位信号有效，如果时钟脉冲边沿未到来，触发器也不会复位。异步复位则不同，一旦复位信号有效，触发器就立即复位。
　　异步复位对复位信号要求比较高,不能有毛刺,如果其与时钟关系不确定,也可能出现亚稳态.
　　11. MOORE与MEELEY状态机的特征。
　　答：两种典型的状态机是摩尔（Moore）状态机和米立（Mealy）状态机。摩尔有限状态机输出只与当前状态有关，与输入信号的当前值无关，是严格的现态函数。在时钟脉冲的有效边沿作用后的有限个门延后，输出达到稳定值。即使在时钟周期内输入信号发生变化，输出也会保持稳定不变。从时序上看，Moore状态机属于同步输出状态机。Moore有限状态机最重要的特点就是将输入与输出信号隔离开来。
　　Mealy状态机的输出是现态和所有输入的函数，随输入变化而随时发生变化。从时序上看，Mealy状态机属于异步输出状态机，它不依赖于时钟。
　　14、多时域设计中,如何处理信号跨时域.(南山之桥)

　　不同的时钟域之间信号通信时需要进行同步处理,这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响,其中对于单个控制信号可以用两级同步器,如电平、边沿检测和脉冲,对多位信号可以用FIFO,双口RAM,握手信号等.跨时域的信号要经过同步器同步,防止亚稳态传播.例如:时钟域1中的一个信号,要送到时钟域2,那么在这个信号送到时钟域2之前,要先经过时钟域2的同步器同步后,才能进入时钟域2.这个同步器就是两级d触发器,其时钟为时钟域2的时钟.这样做是怕时钟域1中的这个信号,可能不满足时钟域2中触发器的建立保持时间,而产生亚稳态,因为它们之间没有必然关系,是异步的.这样做只能防止亚稳态传播,但不能保证采进来的数据的正确性.所以通常只同步很少位数的信号.比如控制信号,或地址.当同步的是地址时,一般该地址应采用格雷码,因为格雷码每次只变一位,相当于每次只有一个同步器在起作用,这样可以降低出错概率,象异步FIFO的设计中,比较读写地址的大小时,就是用这种方法.如果两个时钟域之间传送大量的数据,可以用异步FIFO来解决问题.

　　15、给了reg的setup,hold时间,求中间组合逻辑的delay范围.(飞利浦-大唐笔试)

　　Delay < period - setup – hold

　　16、时钟周期为T,触发器D1的寄存器到输出时间最大为T1max,最小为T1min.组合逻辑电路最大延迟为T2max,最小为T2min.问,触发器D2的建立时间T3和保持时间应满足什么条件.(华为)

　　T3setup>T+T2max,T3hold>T1min+T2min

　　17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素,同时给出表达式.(威盛VIA 2003.11.06 上海笔试试题)

　　T+Tclkdealy>Tsetup+Tco+Tdelay;

　　Thold>Tclkdelay+Tco+Tdelay;

　　18、说说静态、动态时序模拟的优缺点.(威盛VIA 2003.11.06 上海笔试试题)

　　静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径,计算信号在这些路径上的传播延时,检查信号的建立和保持时间是否满足时序要求,通过对最大路径延时和最小路径延时的分析,找出违背时序约束的错误.它不需要输入向量就能穷尽所有的路径,且运行速度很快、占用内存较少,不仅可以对芯片设计进行全面的时序功能检查,而且还可利用时序分析的结果来优化设计,因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中. 动态时序模拟就是通常的仿真,因为不可能产生完备的测试向量,覆盖门级网表中的每一条路径.因此在动态时序分析中,无法暴露一些路径上可能存在的时序问题;

　　19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing.(威盛VIA 2003.11.06 上海笔试试题)

　　关键:将第二级信号放到最后输出一级输出,同时注意修改片选信号,保证其优先级未被修改.

　　20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入,使得输出依赖于关键路径.(未知)

　　21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触发器有几种(区别,优点),全加器等等.(未知)

　　22、卡诺图写出逻辑表达使.(威盛VIA 2003.11.06 上海笔试试题)

　　23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和.(威盛)

　　卡诺图化简:一般是四输入,记住00 01 11 10顺序,

　　0 1 3 2

　　4 5 7 6

　　12 13 15 14

　　8 9 11 10

　　24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? (威盛笔试题circuit design-beijing-03.11.09)

　　25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?

　　26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?(仕兰微电子)
　　和载流子有关,P管是空穴导电,N管电子导电,电子的迁移率大于空穴,同样的电场下,N管的电流大于P管,因此要增大P管的宽长比,使之对称,这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等

　　27、用mos管搭出一个二输入与非门.(扬智电子笔试)

　　28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time).(威盛笔试题circuit design-beijing-03.11.09)

　　29、画出NOT,NAND,NOR的符号,真值表,还有transistor level的电路.(Infineon笔试)

　　30、画出CMOS的图,画出tow-to-one mux gate.(威盛VIA 2003.11.06 上海笔试试题)

　　31、用一个二选一mux和一个inv实现异或.(飞利浦-大唐笔试)

　　input a,b;

　　output c;

　　assign c=a?(~b):(b);

　　32、画出Y=A*B+C的cmos电路图.(科广试题)

　　33、用逻辑们和cmos电路实现ab+cd.(飞利浦-大唐笔试)

　　34、画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E).(仕兰微电子) 以上均为画COMS电路图,实现一给定的逻辑表达式

　　35、利用4选1实现F(x,y,z)=xz+yz'.(未知)

　　x,y作为4选1的数据选择输入,四个数据输入端分别是z或者z的反相,0,1

　　36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现(实际上就是化简).

　　化成最小项之和的形式后根据~(~(A*B)*(~(C*D)))=AB+CD 参考技术A 你先研究一下真实性吧，
至于笔试的题目，那边公司一班都不会很难，只要真实的回答就OK， 参考技术B 又是作弊！！！