怎样理解Verilog中的assign

Posted 2023-03-22

参考技术A assign相当于一条连线，将表达式右边的电路直接通过wire(线)连接到左边，左边信号必须是wire型。当右边变化了左边立马变化，方便用来描述简单的组合逻辑。
示例：
wire a, b, y;
assign y = a b;本回答被提问者采纳

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