怎样把异步FIFO的Verilog hdl 代码中的parameter DSIZE = 8; parameter ASIZE = 4;改为宽度为16位，谢谢！

Posted 2023-04-24

参考技术A 首先你要搞清楚你这个程序DSIZE和ASIZE或者别的参数，哪个代表宽度。光看这两个命名看不出来，deepth是深度，width是宽度。建议你把更详细的代码发上来吧

一下补充：
注意代码里这两段
parameter DATASIZE = 8; // Memory data word width
parameter ADDRSIZE = 4; // Number of memory address bits
很明显DATASIZE就是字宽了，改为16，但是ADDRSIZE并不是字的深度，而是地址的范围，一个地址代表一个数据的话，深度是256需要把ADDRSIZE改成8
所以DSIZE = 16，ASIZE = 8，DATASIZE和ADDRSIZE也得改 参考技术B 用mega wizard 参考技术C parameter DSIZE = 16'h8; parameter ASIZE = 16'h4;

Verilog设计之异步fifo设计

之前在另一篇文章中讲过同步FIFO：同步FIFO设计

FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，它与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据， 其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。

在同样给定位宽和深度的情况下，异步FIFO相对于同步FIFO的设计难点在于，读写时钟域不同，读写速度不同，因此空满状态判断比较困难，容易造成溢满或空读现象，

因此需要产生可靠的FIFO读写指针和生成FIFO“空”/“满”状态标志：

1、与同步FIFO空满判断一样，需要将读写指针扩展一位，如果读写指针MSB一致，其余位都相同，例如写：10000，读：00000，代表写指针已经写到头回转过来重新写，也就代表了，FIFO已经满了

2、因为读写时钟域不同，所以空满判断很容易造成假空假满，因此需要将读写指针分别转换为格雷码（每次指针变化时，其格雷码只变化一位，大大减小亚稳态的产生），再将读指针格雷码同步到写指针时钟域，写指针格雷码同步到读指针时钟域，最后做对比，因为10000格雷码为11000，00000格雷码为00000，所以读写指针格雷码比较需要高两位不同，其余地位相同才能判断为满

module test_fifo #(
    parameter addr_width=4,
      parameter data_width=8,
       parameter fifo_depth=1<<(addr_width-1),
) (
    input clka,
    input clkb,
    input rstn,
    input w_en,
    input r_en,
    input [data_width-1:0]w_data,
    output [data_width-1:0]r_data,
    output full,
    output empty
);
//扩展读写指针
    reg [addr_width:0] w_p_h;
    reg [addr_width:0] r_p_h;
 //确定读写地址  
    wire  [addr_width-1:0] w_p;
    wire [addr_width-1:0] r_p;
 //读写指针转换成格雷码
    wire [addr_width:0] w_p_gray;
    wire  [addr_width:0] r_p_gray;
 //读写指针跨时域同步
    reg   [addr_width:0] w_p_gray_1;
    reg   [addr_width:0] w_p_gray_2;
    reg   [addr_width:0] r_p_gray_1;
    reg   [addr_width:0] r_p_gray_2;
    //创建一个fifo存储器
    reg [data_width-1:0] mem[fifo_depth-1:0];
    //写地址生成
    always @(posedge clka or negedge rstn) begin
        if(!rstn)
         w_p_h<=0;
         else if (~full&& w_en) begin
             w_p_h<=w_p_h+1;
                   end
        else
            w_p_h<=w_p_h;
    end
    assign w_p = w_p_h[addr_width-1:0];
    //写数据
    integer i;
    always @(posedge clka or negedge rstn) begin
        if(!rstn)begin
         for(i=0;i<fifo_depth;i=i+1)begin
            mem[i]<=0;
         end
        end
        else if (~full&& w_en) begin
             mem[w_p]<=w_data;
                   end
        else
            mem[w_p]<=mem[w_p];
    end
       //读地址生成
    always @(posedge clkb or negedge rstn) begin
        if(!rstn)
         r_p_h<=0;
         else if (~empty&& r_en) begin
             r_p_h<=r_p_h+1;
                   end
        else
            r_p_h<=r_p_h;
    end
    assign r_p = r_p_h[addr_width-1:0];
      //读数据
    integer i;
    always @(posedge clkb or negedge rstn) begin
        if(!rstn)begin
       r_data<=0;
        end
        else if (~full&& r_en) begin
             r_data<=mem[r_p];
                   end
        else
            r_data<=r_data;
    end
    //写指针格雷码转换并同步
    assign w_p_gray=(w_p_h>>1)^w_p_h;
     always @(posedge clkb or negedge rstn) begin
        if(!rstn)begin
       w_p_gray_1<=0;
        w_p_gray_2<=0;
        end
     else begin
            w_p_gray_1<=w_p_gray;
            w_p_gray_2<=w_p_gray_1;
     end
     //读指针格雷码转换并同步
    assign r_p_gray=(r_p_h>>1)^r_p_h;
     always @(posedge clka or negedge rstn) begin
        if(!rstn)begin
       r_p_gray_1<=0;
        r_p_gray_2<=0;
        end
     else begin
            r_p_gray_1<=r_p_gray;
            r_p_gray_2<=r_p_gray_1;
     end
    end
    //空满状态判断
    assign full==w_p_gray_2==~(r_p_gray_2[addr_width:addr_width-1],r_p_gray_2[addr_width-2:0])?`b1:`b0;
    assign empty==w_p_gray_2==r_p_gray_2?`b1:`b0;
endmodule