Verilog语法入门
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篇首语:本文由小常识网(cha138.com)小编为大家整理,主要介绍了Verilog语法入门相关的知识,希望对你有一定的参考价值。
Verilog HDL是一种硬件描述语言(HDL:Hardware Description Language),以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式,还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言,都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司(该公司于1989年被Cadence公司收购)开发。两种HDL均为IEEE标准。
Verilog可以从五个层次对电路(系统)进行描述,包括:系统级、算法级、寄存器传输级(即RTL级)、门级、开关级。我们平时用的最多的为RTL级,故Verilog代码也经常被称为RTL代码。
在笔者看来,掌握一门语言最快速的方法就是在实际应用中去学习,Verilog HDL也不例外。下面我们就通过一系列实例来学习Verilog HDL。
简单组合逻辑电路
对于逻辑表达式:
其电路图如下所示:
Verilog代码如下:
语法说明
module/endmodule :表征模块的开始与结束。
example :模块名可由用户指定,可包含字母、数字及下划线,需以字母开头,区分大小写
assign :赋值操作关键字,该关键字后可跟一个赋值表达式,该关键字是实现组合逻辑操作的一种主要描述方式。
input/output :表征该信号的方向,除输入、输出外还有一种inout(输入输出)型。
操作符 :
~按位取反、&按位与、|按位或
常用操作符及其优先级:
建议大家在写代码时,在适当的地方加上括号,以增加可读性。
综合后电路:
上图是综合工具生成的电路图,大家可以自行化简上述电路,看是否等价。
以上是关于Verilog语法入门的主要内容,如果未能解决你的问题,请参考以下文章