FPGA知识大梳理verilogHDL语法入门

Posted 2020-06-17

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篇首语：本文由小常识网(cha138.com)小编为大家整理，主要介绍了FPGA知识大梳理verilogHDL语法入门相关的知识，希望对你有一定的参考价值。

　　此文是写给0基础学习者，也是对自己知识点总结水平的考验。　　

　　对于有C基础的人来说，学习verilog应该是轻而易举 —— 类比法学习。

　　第一步：格式。

　　对于C来说我们前面会写　　

‘include“stdio.h”

int main ｛.....｝；

　　直接转化到verilog中是

module module_name (....);

........

endmodule

　　对于C 的意思就是告诉编辑器，我要在有这个库的前提下，建立这么一个函数，它实现的功能是......。而对于Verilog来说就是告诉编辑器，我要建立一个数字模块，这个模块实现..... 功能。OK 我们再讨论省略部分的内容。

　　第二步：运算符

　　大家知道HDL 是数字电路的描述性语言，所以需要一点点数字电路的基础就行了，数字电路中三个最小最基本的逻辑是与，或，非。在verilog中的运算符就是 &，|，！。OK ，知道这么多就可以开始我们的verilog程序设计了。

　　现在我们要实现一个下图所示的电路功能，这是一个a和b输入，c输出，内部实现与功能的电路图

技术分享

设计开始和C一样先写格式，取一个工程的名字叫project_a .

module project_a ();

endmodule

好了，我们要想想看，我们拿到一个芯片做top view的时候我们看到的是什么？是pin脚。所以我们要把pin脚的信息告诉编辑器，那么代码就变成了

  module  project_a  (
                                 input   a,
                                  input  b,
                                  output c
                                  );
　　

endmodule

格式很灵活，还可以是

 1   module  project_a  (
 2                                   a,
 3                                    b,
 4                                    c
 5                                   );
 6   input  a ;
 7   input  b;
 8   output c ; 
 9 
10 
11 
12 endmodule

或者是将6，7 两行合并成 input a ，b ；

个人比较推荐第二种，原因以后再说。格式问题，不用纠结。只是要注意一下哪里是 “；” 哪里是 “，” 就可以了。

现在整个top view 已经做完了，现在要说说具体实现了。在C语言中赋值是直接给的，在Verilog中赋值要借助两个关键字 always 和assign才可以把值赋过去。先说assign 的格式

assign  c = a&b ;

意思就是左边变量c 这根线上的信号结果等于右边信号运算的结果。那么最终的程序就是

 1 module digtal_HDL_test (
 2                          a ,
 3                          b ,
 4                          c 
 5                         );
 6 input  a;
 7 input  b ; 
 8 output  c ; 
 9 
10  assign c = a&b ;  
11 
12 endmodule

再看always ,因为语法要求always里面所有赋值等式左边的变量都必须是reg，所以得把c的类型改一下，就是在always的前面加上一条语句： reg c ;那么最终的程序就是

 1 module digtal_HDL_test (
 2                          a ,
 3                          b ,
 4                          c 
 5                         );
 6 input  a;
 7 input  b ; 
 8 output  c ; 
 9 
10 reg  c ; 
11 
12  always @ (a or b)
13     c = a&b ; 
14 
15 endmodule