如果有条件，icarus verilog 指定不遵守延迟
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【中文标题】如果有条件，icarus verilog 指定不遵守延迟【英文标题】：icarus verilog specify delays not respected if there are conditionals 【发布时间】：2020-03-30 20:09:52 【问题描述】：尝试为具有代表 HCT 设备的延迟的 74245 建模。
我发现我在指定块中提供的时间没有得到遵守。
我添加了一条额外的路线 A->C（不是我的原始设计的一部分）来说明延迟可以起作用，只是表达式中没有条件的地方，即其他延迟都无效。
如果我在分配上放置延迟内联，那么这总是受到尊重。
我的代码在这里：https://www.edaplayground.com/x/hDa
有什么想法吗？
我是菜鸟。
【问题讨论】：
仅供参考，EDAplaygroud 上的 icarus 版本已超过 5 年。您应该尝试在本地计算机上安装最新的稳定版本。如果还是有错误，在它的github页面上报告github.com/steveicarus/iverilog 【参考方案1】：这是一个 icarus 错误，刚刚在 master 上修复。 https://github.com/steveicarus/iverilog/issues/315#issuecomment-607800126
谢谢大家
【讨论】：
以上是关于如果有条件，icarus verilog 指定不遵守延迟的主要内容，如果未能解决你的问题，请参考以下文章
如何使用 Icarus Verilog 在 Verilog 中转换 VHDL 代码？