Icarus Verilog：多位数组解析错误

Posted 2023-02-22

【中文标题】Icarus Verilog：多位数组解析错误

【英文标题】：Icarus Verilog: Multibit array parse error

【发布时间】：2014-12-11 20:28:06

【问题描述】：

Icarus Verilog 中正确的多位数组声明是什么？我在这段代码中遇到解析错误 input [19:0] array [0:9]; 但是当我尝试 input [20*10-1] array; 时，没有解析错误，但我的输入/输出中有错误。

【问题讨论】：

我明白了。我处理数组的方式是通过解压数组的索引，这就是我遇到错误的原因。但是为什么 input [19:0] array [0:9]; 在 Icarus Verilog 中是非法的？

【参考方案1】：

Verilog，不仅仅是 Icarus，不允许将 IO 声明为多维数组。它只是没有。 SystemVerilog 可以。人们为解决这个问题做了不同的事情，比如声明多维线，然后将它们连接到平面定义的输入。