VHDL仿真问题

Posted 2020-11-01

1，std_logic_vector is not decleared
在进行vhdl文件的程序的调试中遇到了这样的问题：

明明有声明使用啊。。。。如何解决？？？？？
搜索答案基本就是都说没有声明头文件，即在编译前，强烈建议将“library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;”全部包含进去。但是我这个文件分明是已经写进去了的。
解决方案：由于在本文件中含有2个实体，有Component定义区，并引用该引脚映射。所以问题应该是出在这里。所以可能的解决方法：、

1. 文件中含有多个实体，所以应该在每个实体之上进行声明。如下图，
   
   问题解决。
2. 也可能存在端口映射时位宽超出的问题。但是在本文件中不存在这个问题。
   
   遇到其他问题持续更新。