JTAG信号：TCK, TDO, TDI, TMS, TNRST, TSRST.
TDI与TMS确认上拉，常见1K，4.7K，10K，电阻选值不一而足，实际中10K用最多，多年未出问题，然现在觉得4.7K应该更好，具体原因可见下。JTAG电阻取值。
TDO确认悬空
TCK，TNRST确认下拉，常见1K，4.7K，10K，电阻选值不一而足，实际10K上拉最多，多年未出问题，
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JTAG上下拉电阻的解释（援引网络，觉得有些道理，未经验证，尽信书，不如无书，谨记）：
TDI,TMS是输入，上拉是为了在没有连接下载线的时候，给一个电平，同时提高信号的建立速度。在TMS保持为高时，5个TCK时钟，可使TAP状态机，从任何状态回到复位状态。因此要求TMS信号上拉。符合IEEE Std 1149.1规范规定的器件，在芯片内部都会对TMS进行上拉。测试过程中，如果出现边界扫描链开路的情况，TDI上拉后，移位至器件的边界扫描指令（全1）将会选中BYPASS寄存器，这样不会影响器件的正常功能，也不会对器件有任何损伤。因此，符合IEEE Std 1149.1规范规定的器件，在芯片内部均有上拉，
TDO是输出，所以不用拉；
TCK 是输入但是是时钟信号上升沿有效，可以避免上跳脉冲干扰。下拉电阻使TCK信号的初始值为0，由于是时钟信号，可以保证时钟信号在初值后第一个边沿为上升沿，而JTAG控制电阻正是以TCK的上升沿向FPGA内部写配置数据的。在TCK为低时，器件TAP状态机的状态不得发生变化。因此，一般要求TCK通过下拉电阻接地，以保证TAP状态机状态不变。
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JTAG电阻取值
这里的上/下拉电阻仅仅属于推荐值，并非确定值，目的是保证信号质量。以上拉电阻为例，如果上拉电阻为10K以上，由于管脚对地有一个等效电容，由于T=RC，C由器件的工艺决定，电阻越大，充放电时间越长，信号的上升沿就越缓慢，斜率就越小。上升时间如果超过JTAG控制电路的要求，向FPGA内部写数据就可能出错。那么，如果上拉电阻越小呢?会不会上升时间变小呢?是的。电阻变小，上升时间变小，斜率变大，但是却带来了另一个严峻的问题，如果电阻小到一定程度，信号将在上升沿出现上冲现象，情形严重时会出现信号的振铃。如果电阻太小，产生的倒灌电流超过器件IO的容限，JTAG控制电路会烧坏。阻值一般为4.7K。 保证信号的驱动能力。前面提到，电阻越小，信号的斜率越小，同时信号的驱动能力越强。电阻越大，信号斜率越大，同时信号的驱动能力越弱。这一点在JTAG菊花链电路中有及其重要的重要。http://network.chinabyte.com/205/11035705.shtml
这样归纳一下，觉得还是很讲得通的。学习学习，学而习之，后续针对电阻的取值实际做实验可。