JTAG加载出现FPGA CONF_DONE pin failed to go high,是啥问题啊

Posted 2023-04-11

测量CONF_DONE 管脚有先背拉低再拉高的动作，之前一版也是同样的问题，看了手册后，把JTAG上需要上拉的电阻的上拉电压改到了这几个配置管脚所在的BANK的IO电压，即从3.3V改到了2.5V，结果从新做了之后依然有这个问题，那是不是 CONF_DONE ，nstatus,nconfig这几个管脚也应该接2.5V呢，我现在接的是3.3呢，已经做了两版了，不能在改版了，怎么办啊，求高手解答

首先，CONF_DONE引脚是通过外部上拉电平，而不是FPGA芯片输出高电平。FPGA芯片只在你烧写配置文件时通过内部强制拉低，然后配置成功后释放引脚，这时引脚可以被外部上拉电平拉高。

以上分析可以得出如下两种情况的结论：
1、你的板子上FPGA芯片这个CONF_DONE有没有按照芯片资料上推荐的接一个10k的电阻到VCCPGM。如果没有这个上拉电平，CONF_DONE肯定是不可能在配置完成后变高的
2、是比较悲剧的情况，就是芯片的这个引脚由于你的不规范操作被击穿，引起芯片内部一直拉低这个引脚。这时候就得换芯片了。 参考技术A 接3.3是没有问题的，也是典型选择。不能拉高的提示一般出现的原因有很多，
1.conf_done接3.3 要有上拉电阻，一般4.7~10K，检查是否焊好
2.芯片引脚确定已经焊牢，用牙签拨动芯片引脚，不能拨动为牢固
3.检查jtag有关引脚是否正常，没有被烧坏本回答被提问者采纳

FPGA配置方式

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FPGA有多种配置/加载方式。粗略可以分为主动和被动两种。主动加载是指由FPGA控制配置流程，被动加载是指FPGA仅仅被动接收配置数据。

最常见的被动配置模式就是JTAG下载bit文件。此模式下，主动发起操作的设备是计算机，数据通路是JTAG，FPGA会被动接收数据，根据需要的操作来进行更新FPGA配置。而上位机如何获取配置数据就非常灵活了，可能是本地运行EDA工具生成的，也可以是网络/USB存储设备获取的。

主动配置就是FPGA在配置过程中处于主导地位，主动发起对Flash的读写，获取配置信息进行配置。

下面利用间EDA工具自带的烧录Flash的操作为例，分析一下具体的烧录过程。

通常情况下，完整的过程是：

1.上位机主动发起配置，FPGA被动接收数据进行重配置，此时的配置模式是上文提到的基于JTAG的被动配置。此操作的结果是将FPGA配置为一个Flash的读写器。

2.配置完成后，上位机开始发送/接收Flash的数据，数据通道为JTAG。FPGA通过JTAG接收到数据之后，根据需求发起对Flash的读写操作，将需要更新的数据写入Flash，完成更新。此过程是更新Flash的过程，烧录过程中Flash只收到FPGA的控制。

3.Flash更新完毕后，在合适的时候让FPGA进行重新配置（例如重新上下电），FPGA会开始主动配置过程，从Flash中读取配置数据完成加载。

Intel（Altera）的这种模式使用的文件后缀是jic，全称是JTAG Indirect Configuration File。直接翻译是JTAG间接配置文件。在Quartus的Programmer界面中，当添加了Jic文件之后，可以看到有一个Factory default SFL image，就是将FPGA配置为Flash控制器的镜像。

根据配置的不同，也可以分为主动更新和被动更新两种。

如果是被动更新，那么通常配置过程会有一个主动发起的设备，常见有MCU。这样配置过程相对容易，数据的传输、存储和读取都交给主设备操作。整个更新过程按要求更新即可，然后再合适的时间重新加载FPGA即可。FPGA本身几乎和更新过程完全隔离，所以也很容易满足需求。

主动更新则相对麻烦。首先，Flash很可能只于FPGA有数据接口，表明Flash的读写只能从FPGA来发起；其次，由于FPGA需要发起Flash的更新写入，所以FPGA如何获取数据也是需要考虑的问题。可以参考上文，主动配置更新Flash完整过程的描述，可以看到FPGA需要一个数据通路（JTAG）接收配置数据，并实现一个Flash的读写控制器来读写Flash。更新Flash完成之后，下一次配置被触发（重新上下电）会主动发起读Flash的操作，加载配置数据完成配置。

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作者：杭州卿萃科技ALIFPGA

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