systemverilog语法
Posted lybinger
tags:
篇首语：本文由小常识网(cha138.com)小编为大家整理，主要介绍了systemverilog语法相关的知识，希望对你有一定的参考价值。
assertion相关的 |->和 |=>的区别：
sequence_expr |-> property_expr : the end of sequence_expr is the start of property_expr.
sequence_expr |=> property_expr : the start of property_expr is 1 clock tick after the end of sequence_expr.
以上是关于systemverilog语法的主要内容，如果未能解决你的问题，请参考以下文章
SystemVerilog foreach 语法，用于循环遍历多维数组的低维
systemverilog中module与program的区别