systemverilog学习基础

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篇首语:本文由小常识网(cha138.com)小编为大家整理,主要介绍了systemverilog学习基础相关的知识,希望对你有一定的参考价值。

一:认识sv

1:关键字

  verification,assertion,coverage,功能验证,simulation技术,OOP属性

2:主要内容

  (1)verification plan and environment,验证计划,目标

  (2)sv constructs;sv的语法

  (3)sv testbench 的架构

  (4)Interface

  (5)OOP

  (6)randomization;随机化

  (7)Threads;语句如何执行

  (8)Interprocess communication ;内部通信

  (9)function coverage;功能覆盖率

  (10)Assertions

3:关于sv的testbench的架构

  

 

  (1)产生stimulus

  (2)将stimulus应用到DUV(design under verification)

  (3)capture the response

  (4)check 响应的正确性

  (5)对验证的整体目标进行检查

4:soc设计架构

  

    design与verification并行

  regression:回归测试;在增加新功能时,要保证原有功能不会有问题

       RTL freeze: 前仿

5:设计方法·

  (1)Top_dowm

  (2)Buttom_up

  (3)reuse:parameter,IP

  (4)lower power

  (5)verification Methodology:UVM,OVM,VMM,VIP,AIP

二:验证环境

1:verification plan

  (1)验证层次的描述:系统级,子模块级...

  (2)工具

  (3)风险

  (4)所要验证的功能

  (5)特定的验证方法

  (6)覆盖率:code,function,assertion

  (7)testcase:

  (8)资源

  (9)schedule:debug rate

2:verification environment

  (1)测试组成:激励的生成,结果的捕获,正确性的检查,覆盖率的衡量

  (2)高效的 testbench:可重用性,验证分层,随机性(Randomize)

3:分层的testbench

  

 

  (1)signal layer

    DUV以及它的连接(interface)

  (2)command layer  

    driver,receive,写assertion

  (3)function layer

    涉及协议

  (4)scenario layer

    产生随机值

  (5)Test layer and functional coverage

以上是关于systemverilog学习基础的主要内容,如果未能解决你的问题,请参考以下文章

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FPGA小白学习之路 System Verilog的概念以及与verilog的对比

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