14.建立时间保持时间以及vivado时序report的参考使用

Posted 2022-03-21 fpga&matlab

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建立时间（setup time）和保持时间（hold time）是数字电路时序的基础。其决定了数字电路系统的稳定性。在本章节将结婚扫建立时间和保持时间的基本原理，以及如何通过vivado处理建立时间和保持时间。如图所示

如上图所示，建立时间（setup time）表示的是clock上边沿来临之前，数据保持稳定状态的时间。保持时间（hold time）表示的是clock下降沿来临之前，数据保持稳定状态的时间。也就是说，当时钟上边沿来临之后，下降沿来之前，数据保持稳定的最小时间。

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