FPGA培训专家 V3学院 FPGA专家 带你学习Verilog语言top_down书写技巧

Posted 2020-09-05

此文章为原创出自 V3学院 www.v3edu.org,FPGA培训专家

 

为了提高我们代码的复用率，我们可以将不同的功能的代码分模块书写，然后在顶层连线即可。我们举一个简单的例子，如下程序，我们实现的是LED流水。

 

我们在led模块中先将系统时钟分频为1HZ的时钟，然后用分频后的时钟控制LED灯的流水，但我的分频和LED灯流水完全不是相同的工程，只是把分频后的时钟作为LED灯的控制时钟。这样我们会发现如果我再次用到流水灯的模块的话需要修改很多地方，那么为了让我们的模块复用率更高、更容易复用，我们可以分模块书写，然后在顶层连线即可。如下是我们分模块书写后的程序。

 

分频模块：

 

Led灯流水模块：

 

顶层模块：

 

我们综合出的电路图为：

 

 

通过top_down书写，我们的各模块的复用率就会大大提高，当我们下次使用到led灯流水或者分频模块的时候直接把该模块复制过去连线即可。

 

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