vivado pll 中locked的输出原理

Posted 2023-03-20

参考技术A         Locked信号是用来观察pll输出时钟是否和输入时钟锁定。当锁定时，这个Locked信号就变为高电平。

        gated lock：当这个pll刚开始跟踪输入时钟时这个Locked信号又可能会发生跳转，为了避免这种错误的指示，我们就使用gated lock信号。这个gated lock信号其实和locked信号是同一个，locked信号多了个计数功能后就叫做gated lock了。

         就是在pll被初始化之后，让gated lock依旧保持低电平多少个周期，以此来解决下面图片中的问题：

        这图片中locked在pll开始跟踪输入时钟的时候一直在抖动，而gated lock因为设置了上面周期后，开始阶段始终为low，直到到达counter值后变为高电平，这就避免了locked的抖动。所以gated lock信号更加稳定。