verilog报错

Posted 2023-05-08

Critical Warning: Timing requirements for slow timing model timing analysis were not met. See Report window for details.

报告中
Clock Setup: 'CFPLL:MyPLL|altpll:altpll_component|_clk0'
Clock Setup: 'SysClk'
这两个的slack为负值

请问一般是怎么原因造成 setup 为负值啊？
其实，我用自带的IP核，CFPLL MyPLL(SysClk, TsClk); 变了频，然后 我调用IP核 RAM的时候使用的是TsClk， 其他程序是SysClk是不是这样造成了冲突啊~~

参考技术A 你的意思是要对WriteBus取反吗，取反不是用^，而是用~(按位取反）或者！（逻辑取反）

错误一：取反操作，不是^，而是~或者！
可能错误：#2的位置要看你的意思
assign Reset = #2 ~WriteBus; 计算#2后面的语句后延时2个时间单位再赋值给Reset
assign #2 Reset = ~WriteBus; 延时2个单位后再执行后面的计算和赋值语句

verilog怎样定义可变数组

参考技术A verilog不支持动态数组
systemverilog支持
写法如：
int a[]
bit [7:0] b[]