绪论
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篇首语：本文由小常识网(cha138.com)小编为大家整理，主要介绍了绪论相关的知识，希望对你有一定的参考价值。
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《Static Timing Analysis For Nanometer Designs》一书主要讲解的是如何运用静态时序分析解决纳米设计中的时序验证问题。
深亚微米和纳米级设计中对于互连线间的耦合效应(coupling effect)带来的噪声和串扰会对所设计的运行速度进行限制，所以需对其影响加以考虑。
1. 静态时序分析是什么(What is Static Timing Analysis)
时序分析：解决设计中的各种时序问题
- 静态时序分析（Static Timing Analysis）：对于设计的分析是静态执行的，不依赖于输入端口的激励；其目的是验证设计是否可在预定的速度下不发生时序违例(Timing violation)，安全正常地运行；
- 时序仿真（Timing Simulation）：动态地执行对设计的分析，依赖于具体的激励/scenario，完成分析需要多组不同的特定的激励；
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STA对DUA（Design Under Analysis）只需分析一次，就可以对所有情况下设计中的全部路径进行所需的时序检查，其是完全和详尽的。
2. 数字设计流程(Design Flow)
2.1 CMOS数字设计(CMOS Digital Designs)
实际上，STA在上述步骤中均有存在，而不是完全分隔开的。 例如，逻辑优化步骤中的时序分析引擎可用于识别优化器需要处理的关键路径。 同样，布局工具中集成的时序分析引擎可用于在布局逐步进行过程中保持设计的时序。
2.2 FPGA设计(FPGA Designs)
FPGA的布线受限于通道，而提取寄生参数、执行STA的机制和CMOS数字设计流程相同。
2.3 异步设计(Asynchronous Designs)
引申：什么是同步电路、异步电路设计
STA的原理也适用于异步设计，但在异步设计中会更加关注从一个信号到另一个信号的时序，而不是进行有可能不存在的建立时间与保持时间检查。 因此，异步设计中的时序检查一般是点到点时序检查或偏斜检查。 用于分析由耦合效应引起的毛刺的噪声分析适用于任何设计，包括同步设计与异步设计。同样，考虑到耦合响应对时序带来影响的噪声分析，对于异步设计也同样有效。
3. 不同阶段的静态时序分析(STA at Different Design Phases)
在逻辑设计阶段(未进行物理设计的门级)，STA可采用如下模型：
- 理想互连线或基于线负载模型的互连线；
- 具有时延和抖动估计值的理想时钟；
在物理设计阶段，除上述模型，STA还可以采用如下模型：
- 具有近似估计值的全局布线的互连线；具有近似寄生参数提取值的实际布线的互连线；具有可签收(signoff)精度寄生参数提取值的实际布线的互连线；
- 实际时钟树；
- 考虑串扰影响；不考虑串扰影响；
4. STA的局限性(Limitations of Static Timing Analysis)
最新技术仍无法使用STA完全代替仿真，因为时序验证中的某些方面现下并不能被STA完全捕获并验证。STA的一些局限性包括：
- 复位顺序：检查所有触发器在异步或同步复位后是否都复位为所需的逻辑值，这是无法使用静态时序分析来检查的。 芯片可能不会退出复位状态。 这是因为某些声明（例如信号的初始值）没有被综合，仅在仿真过程中被验证。
- 未知态X的处理：STA技术仅处理逻辑0和逻辑1（或高电平/低电平）的逻辑域，或者是上升沿和下降沿的逻辑域。 设计中的未知态X导致不确定的值在整个设计中传播，这也是无法使用STA进行检查。 即使STA内的噪声分析可以分析整个设计中的毛刺，但作为纳米级设计中基于仿真的时序验证的一部分，毛刺分析和传播的范围也与对未知态X的处理大为不同。
- PLL设置：PLL的配置可能未被正确加载或设置。
- 跨异步时钟域：STA不检查是否使用了正确的时钟同步器，需要其他工具来确保在任何跨异步时钟域的地方都有正确的时钟同步器。
- IO接口时序：可能仅根据STA约束无法规定IO接口要求。例如，设计人员可能使用SDRAM仿真模型为DDR接口选择详细的电路级仿真。仿真是为了确保可以以足够的余量读取和写入存储器，并且在必要时可以控制DLL（如果有）来对齐信号。
- 模拟模块和数字模块之间的接口：由于STA不处理模拟模块，因此验证方法需要确保这两种类型的模块之间的连接正确。
- 伪路径（false path）：静态时序分析会验证通过逻辑路径的时序是否满足所有约束，如果通过逻辑路径的时序不符合要求的规范，则标记违例。在许多情况下，即使逻辑可能永远无法传播通过该路径，STA也会将该逻辑路径标记为时序违例路径。 当系统应用程序从不使用此类路径时，或者在时序违例路径的敏感列表中使用了互斥的条件时，可能会发生这种情况。 这种时序路径被称为伪路径，因为这种时序路径实际上不会被执行。当在设计中指定了正确的时序约束（包括伪路径和多周期路径约束）时，STA结果的质量会更好。 在大多数情况下，设计人员可以利用设计的固有知识并指定约束条件，以便在STA期间消除伪路径。
- FIFO指针不同步：当两个预期要同步的有限状态机实际上不同步时，STA无法检测到该问题。在功能仿真过程中，两个有限状态机可能始终保持同步变化。但是，在考虑了延迟之后，一个有限状态机有可能与另一个就不同步了，这很可能是因为一个有限状态机比另一个更早退出复位状态，而STA无法检测到这种情况。
- 时钟同步逻辑：STA无法检测到时钟生成逻辑与时钟定义不匹配的问题。 STA会假设时钟生成器将提供时钟定义中指定的波形。 对时钟生成器逻辑的优化可能很糟糕，比如会导致在未适当约束的路径之一上插入较大的延迟，又或者，添加的逻辑改变了时钟的占空比。而STA无法检测到这些潜在情况中的任何一个。
- 跨时钟周期的功能行为：STA无法建模或仿真跨时钟周期变化的功能行为。
尽管存在诸如此类的问题，STA依然适合被广泛用于验证设计的时序，而时序仿真可作为备用方法来检查极端情况，并且能够更简单地验证设计的功能正确。
5. 其他考虑
5.1 功耗(Power)考虑(Power Considerations)
设计需要在电路板和系统的功耗预算内运行。当需同时考虑到芯片要符合标准且电路板或系统本身的热预算，就要考虑到功耗问题。对于待机功耗和总功耗一般有独立不同的要求，待机功耗考虑多出现在手持或电池设备的设计中。
时序和功耗在多数实际设计中是密不可分的。设计人员希望使用更快/高速元件来满足速度考虑，但是多半会遇到可用功耗受限的问题。功率损耗在工艺和元件选择上是重要的考虑因素。
5.2 可靠性考虑(Reliability Considerations)
设计实现必须满足可靠性要求。金属互连线具有寄生RC值，限制了设计的性能。此外，金属互连线的宽度在设计时也需考虑可靠性要求。比如电迁移场景下。
6. 章节概述(Outline of the Book)
本书是按照自底向上顺序编写，先介绍简单概念，而后深入：
- 讲解什么是静态时序分析，且其是如何用作时序验证的。同时介绍了功耗和可靠性考量；
- 介绍了基本的CMOS逻辑和静态时序分析相关的时序术语；
- 描述了现下常用的元件库中与时序相关的信息。本章只关注于库中元件与时序、串扰和功耗分析相关的属性。(介绍了准确计算单元延迟)。
- 连接线是纳米级设计中影响时序的主要因素，本章对众多的连接线寄生参数的建模和表示方法进行概述。(估计或计算精确的互连延迟及其有效表示方法)。
- 本章解释了元件延迟和路径延迟在布局前和布局后的时序验证中是如何计算的。并拓展前述章节中的概念以或许整个设计的时序。（如何计算由单元和互连线组成的路径延迟）。
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相关陌生术语：
- crosstalk（串扰）；
- netlist（网表）；
- fan-out（扇出）；
- PLL（Phase Locked Loop)（锁相环）；
- DLL（Delay Locked Loop）（延迟锁相环）；
- CMOS logic gates（CMOS逻辑门）；
- jitter（电子信号的抖动/晃动）；
- power（功耗）；
- power dissipation（功率损耗）；
- total/standby power（总/待机功率）；
- latency（时延）；
- cell library（器件库）；
- timing arcs（时序弧）；
- waveform slew（波形压摆/过渡时间）；
- cell capacitance（器件电容）；
- timing modeling（时序建模）；
- interconnect parasitics（连接线寄生）；
- coupling（耦合）；
- pre-layout（预布局布线评估）；
- post-layout（布局布线优化）；
- timing violation（时序违例）；
相关知识
- RC寄生模型：由于纳米级电路中互连线的尺寸会大于信号波长，电路中逻辑门时延和晶体管所引起的信号延迟会小于互连线所带来的延迟，其延迟效应不可忽略。因而涉及到了互连线寄生参数(RC，电阻电容)的提取问题。
知乎翻译圣经
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