嵌入式系统与SOC设计 和 集成电路设计与系统集成研究生都是在搞啥的？

Posted 2023-04-19

问题如上。最好具体点。顺便介绍哪些学校这两个专业较好。回答满意
200分。

我本科学的是集成电路设计与系统集成，总体而言学的内容非常多。学得深的几乎覆盖整个电子行业：通信知识、计算机硬件、软件编程、信号与系统等知识都得掌握才算是真正学明白了，那才是真的猛人。说简单点就是：大的走系统设计，就是系统规划；小的就是走芯片设计包括各种芯片。
现在搞的是嵌入式，才刚入门，嵌入式软硬结合比较偏向应用开发。
至于哪些学校这两个专业比较好，自己看着办吧。因为是前沿科技当然是北大清华复旦浙大等比较好，科研院所也得找大点的，小一点的可能投资不起啊，只能是这样了。
对了，深圳的不少山寨厂商大部分也需要这种人才赚钱，呵呵 参考技术A 前者可以说是后者的一个研究方向。
到了研究生阶段，做东西都是跟导师走，所以关键是选自己喜欢的方向。

一般集成电路设计类分为模拟（包括RF？或者独立出去）、数字、soc（包括混合信号）三个方向。

简单来说，数字易上手，尤其是前端，本科生都可以做，这部分工作量大；人才需求量也比较大，好找工作，做到后端待遇也不错。
[前端工作主要是写HDL，后端更复杂一些]

模拟的话，相反，难度大，设计周期长，需要的实践经验比较多，因此这方面人才显然比较稀缺，薪酬不低，但涨势不乐观。由于对工程师要求高，可供选择的职位要远小于数字，一般如果是大牛的话可以选择模拟
[搞得是晶体管级的纯电路设计]

soc介于二者之间。

大概就这样

最好的学校：清华、复旦

考研分数性价比很高的学校：成电、西电

[架构之路-20]：目标系统 - 硬件平台 - 嵌入式系统硬件电路基础：架构设计流程总线外设基本电路编码

目录

前言：

第1章 嵌入式系统软硬件架构概览

1.1 什么是嵌入式系统

 1.2 嵌入式系统发展历程

1.3 嵌入式系统软件+硬件架构

 1.4 嵌入式系统的模型

1.5 嵌入式系统的硬件设备树

1.6 嵌入式SOC芯片内部架构

第2章 硬件电路设计基础

2.1 嵌入式硬件电路设计流程

2.2 原理图设计

2.3 PCB设计

2.4 PCB生产与焊接

2.5 CPLD编程

2.6 FPGA编程

第3章 嵌入式系统硬件基础电路

3.1 逻辑电路

3.2 组合电路

3.3 时序电路：基本架构

3.4 时序电路：触发器电路

3.5 时序电路: RS触发器电路

3.6 时序电路：D触发器电路

3.7 三态门电路

3.8 PLD内部结构

3.9 PLA门阵列

3.10  CPLD内部结构

3.11 FPGA内部结构

第4章 嵌入式系统的硬件组成

 4.1 嵌入式处理器

（2）微处理器体系机构

（3）RISC处理器结构

（4）SOC 芯片内部架构

 4.2 并行总线

（1）Local bus

（2）PCI总线

4.3 地址空间

 4.4 内存架构

（1）存储器分类

（2）双端口RAM

（3）MMU内存处理单元

（4）存储器层次架构

4.5 低速传送总线设备

（1）Uart串口

 （2）SPI设备

（3）I2C设备

（4）SD设备

4.6 高速串行设备

（1）以太网

（2）PCIe总线

4.7 可编程设备

4.8 硬件测试工具

（1）芯片手册

（2）示波器

（3）逻辑分析仪

（4）仿真器

第5章 嵌入式系统信息表示与数据编码

5.1 基本数据类型

5.2 进制之间的转换 

5.3 正码与补码

5.4 实数数值编码

5.5 非数值数据编码

5.6 差错控制编码CRC

5.7 8B/10编码

---

前言：

本文对嵌入式系统硬件的基础知识进行快速概览，但并不深入硬件细节。

第1章 嵌入式系统软硬件架构概览

1.1 什么是嵌入式系统

 1.2 嵌入式系统发展历程

1.3 嵌入式系统软件+硬件架构

 

 1.4 嵌入式系统的模型

1.5 嵌入式系统的硬件设备树

1.6 嵌入式SOC芯片内部架构

第2章 硬件电路设计基础

2.1 嵌入式硬件电路设计流程

2.2 原理图设计

2.3 PCB设计

2.4 PCB生产与焊接

2.5 CPLD编程

2.6 FPGA编程

第3章 嵌入式系统硬件基础电路

3.1 逻辑电路

3.2 组合电路

3.3 时序电路：基本架构

3.4 时序电路：触发器电路

3.5 时序电路: RS触发器电路

3.6 时序电路：D触发器电路

3.7 三态门电路

3.8 PLD内部结构

 

3.9 PLA门阵列

3.10  CPLD内部结构

3.11 FPGA内部结构

第4章 嵌入式系统的硬件组成

 4.1 嵌入式处理器

（2）微处理器体系机构

（3）RISC处理器结构

（4）SOC 芯片内部架构

 4.2 并行总线

（1）Local bus

（2）PCI总线

4.3 地址空间

 4.4 内存架构

（1）存储器分类

（2）双端口RAM

（3）MMU内存处理单元

 

（4）存储器层次架构

4.5 低速传送总线设备

（1）Uart串口

 （2）SPI设备

 

（3）I2C设备

（4）SD设备

4.6 高速串行设备

（1）以太网

（2）PCIe总线

 PCIe总线规范与总线频率和编码的关系

PCIe总线规范	总线频率	单Lane的峰值带宽	编码方式	吞吐量
				x1	x4	x8	x16
1.x	1.25GHz	2.5GT/s	8/10b编码	250MB/s	1GB/s	2GB/s	4GB/s
2.x	2.5GHz	5GT/s	8/10b编码	500MB/s	2GB/s	4GB/s	8GB/s
3.x	4GHz	8GT/s	128/130b编码	984.6MB/s	3.938GB/s	7.877GB/s	15.754GB/s
4.x	8GHz	16GT/s	128/130b编码	1.969GB/s	7.877GB/s	15.754GB/s	31.508GB/s
5.x	16GHz	32 or 25GT/s	128/130b编码	3.9 or 3.08GB/s	15.8 or 12.3GB/s	31.5 or 24.6GB/s	63.0 or 49.2GB/s

4.7 可编程设备

4.8 硬件测试工具

（1）芯片手册

（2）示波器

（3）逻辑分析仪

（4）仿真器

第5章 嵌入式系统信息表示与数据编码

5.1 基本数据类型

5.2 进制之间的转换 

5.3 正码与补码

5.4 实数数值编码

5.5 非数值数据编码

5.6 差错控制编码CRC

5.7 8B/10编码