verilog hdl中啥是综合？啥是模拟？
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综合（Synthesis），是将RTL电路根据需求转换成门级网表的过程。首先你需要有一段行为级或RTL级HDL代码，然后根据你的需求进行约束（ASIC设计）或根据资源（FPGA）获得相应的门级的网表。模拟/仿真（Simulation），是将当前的代码进行功能验证的过程。通过仿真来确定你的代码在功能上是否正确。对于ASIC设计和高频率的FPGA设计来说，还需要进行PTPX和STA检查，来确定没有时序违例（Timing Violation）。
望采纳~ 参考技术A 综合（Synthesis），是将RTL电路根据需求转换成门级网表的过程。首先你需要有一段行为级或RTL级HDL代码，然后根据你的需求进行约束（ASIC设计）或根据资源（FPGA）获得相应的门级的网表。
模拟/仿真（Simulation），是将当前的代码进行功能验证的过程。通过仿真来确定你的代码在功能上是否正确。对于ASIC设计和高频率的FPGA设计来说，还需要进行PTPX和STA检查，来确定没有时序违例（Timing Violation）。
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