verilog的timescale问题请教
Posted
tags:
篇首语：本文由小常识网(cha138.com)小编为大家整理，主要介绍了verilog的timescale问题请教相关的知识，希望对你有一定的参考价值。
我刚接触velilog和CPLD，不熟悉，请教大家几个问题。
1、timescale是设置时间精度的，是只在仿真时有用的吗？
2、如果我不仿真，接入50M时钟，直接下载看结果。是不是不用设置timescale？
3、如果timescale只能用在仿真中，那#10也就只能用在仿真中，是不是仿真通过以后，再想办法用可以综合的延时程序代替#10，再实际下载？
2.是
3.加延迟模拟仿真通过了，就别管那么多了，直接下载应该问题不大，但是不排除也许有问题，因为也许有模拟不到的可能，或者信号实际延迟超过你的预期。#10这种，开发工具比如ISE会直接优化掉的，有告警提示。 参考技术A 酱油～～酱油～！～～～
以上是关于verilog的timescale问题请教的主要内容，如果未能解决你的问题，请参考以下文章
verilog中`timescale后面的单位最小可以定义为多少？和啥有关？