cadence netlister si 可以生成扁平的verilog 网表吗？

Posted 2023-02-22

【中文标题】cadence netlister si 可以生成扁平的verilog 网表吗？

【英文标题】：can cadence netlister si produce a flat verilog netlist?

【发布时间】：2016-02-11 16:33:50

【问题描述】：

我有一个带有层次结构的节奏示意图。我能够在命令行以批处理模式运行 si 网表以生成分层的 verilog 网表。我想知道是否有人知道是否有可能产生一个平面的verilog网表。我尝试了各种选择，但似乎无法让它发挥作用。谷歌上的搜索似乎对这是否可能给出了不同的意见。

我用于分层运行的 si.env 文件如下：

simLibName = "myLib"
simCellName = "myCell"
simViewName = "schematic"
simSimulator = "verilog"
simNotIncremental = 't
simReNetlistAll = 't
simViewList = '("gate" "functional" "verilog" "schematic" "symbol")
simStopList = '("functional" "verilog" "symbol")
simNetlistHier = t
simVerilogLaiLmsiNetlisting = 'nil
verilogSimViewList = '("gate" "functional" "verilog" "schematic" "symbol")
simVerilogAutoNetlisting = 't
simVerilogTestFixtureFlag = 'nil
simVerilogTestFixtureTemplate = "All"
simVerilogNetlistExplicit = 't
hnlVerilogTermSyncUp = 'nil
simVerilogFlattenBuses = 'nil
vtoolsUseUpperCaseFlag = 'nil
hnlVerilogCreatePM = 'nil
simVerilogTopLevelModuleName = ""
simHierarchyPrefix = ""
simNCVerilogHierPrefix = ""
verilogSimStopList = '("functional" "verilog" "symbol")
simVerilogPwrNetList = '("vddin_sub!" "vddout_sub!" "vddin!" "vddout!" "vddin_sub" "vddout_sub" "vddin" "vddout" "vddfx")
simVerilogGndNetList = '("vssfx!" "vss_sub!" "vssfx" "vss_sub")
vtoolsifForceReNetlisting = 'nil
simVerilogLibNames = '("stdcell_lib")
vlogifInternalTestFixtureFlag = 'nil
simVerilogBusJustificationStr = "U"
simVerilogTestFixtureTemplate = "All"
simVerilogDropPortRange = 't
simVerilogHandleUseLib = 'nil
simVerilogHandleAliasPort = 't
simVerilogPrintStimulusNameMappingTable = 'nil
simVerilogProcessNullPorts = 'nil
simVerilogIncrementalNetlistConfigList = 'nil
hnlVerilogNetlistStopCellImplicit = 'nil
simVerilogOverWriteSchTimeScale = 'nil
vlogifCompatibilityMode = "4.0"
simVerilogHandleSwitchRCData = 'nil
vlogifUseAssignsForAlias = 'nil
vlogifDeclareGlobalNetLocal = 'nil
vlogifSkipTimingInfo = 'nil
simVerilogEnableEscapeNameMapping = 't
simVerilogStopAfterCompilation = 't
simVerilogVhdlImport = 'nil
simVerilogTopCellCounter = 0
hnlSupportIterInst = 'nil

说实话，我不知道这些选项中有多少是做什么用的。我可能已经定义了我不需要的东西。我真的只是想让它成为网表......不需要任何设置来进行模拟。

谷歌搜索显示我需要在某些地方设置 fnl* 而不是 hnl*，但没有真正具体说明如何让这个平面网表正常工作。

想知道是否有人有这方面的经验并且能够让平面 Verilog 网表正常工作。

谢谢！

【参考方案1】：

终于能够从cadence得到一个直接的答案。不幸的是，si 网表无法创建平面的 verilog 网表。许多人要求添加此功能，但尚未积极开发。