理论上如何在STM32F3中实现最大采样率？

Posted 2023-02-19

【中文标题】理论上如何在STM32F3中实现最大采样率？

【英文标题】：How to achieve maximum sampling rate in STM32F3, theoretically?

【发布时间】：2021-12-19 04:56:55

【问题描述】：

我目前在一个需要尽可能高的采样率的项目中使用 STM32F303VET6。根据reference manual，我决定将模拟信号连接到PC0，即ADC12_IN6，这是一个内部连接到ADC1&2的公共慢速通道，然后对通道进行交错采样。

datasheet 指定慢速通道的采样频率可以是 4.8 MSPS，第 137 页。这可能是最大采样率。

但是，数据表在第 135 页上还指出，对于慢速通道，慢速通道的最小采样周期为 4.5 个周期，因为 1.5 和 2.5 周期的 R_AIN 值指定为 NA。那么最小转换时间将为 4.5 + 0.5 + 12 个周期，相应地为 4.2 MSPS，比指定的 4.8 MSPS 慢。

当然，我可以降低采样时间，但这样就无法保证 ADC 的精度。我的问题是：

有没有官方文档说明理论上4.8 MSPS onslow channel 是可行的？ （比如这种情况下最大的R_AIN是多少？）

如果有，网上有没有例子？

（相关但不相似：STM32F3 Dual ADC with interleaved mode）

【参考方案1】：

是的，它适用于任何低于 12 位（即 10、8、6）的分辨率，并且记录在同一页面上 :)

我已经用 1.5clocks (5.1MSPS) 对其进行了测试，如果输入信号来自事件 OP-AMP（非常低的输出阻抗和巨大的转换速率），它运行良好 - 我敢打赌 STM 不能保证它会起作用。

我在板子的第二次审查中更正了它（我错误地选择了错误的引脚）