无法在iverilog中编译unisim代码

Posted 2023-02-22

【中文标题】无法在iverilog中编译unisim代码

【英文标题】：Cannot compile unisim code in iverilog

【发布时间】：2012-11-08 09:18:05

【问题描述】：

我一直在尝试使用 icarus verilog 从 xilinx 提供的 unisim 库中编译 ICAP_SPARTAN6.v。

我得到下面的编译错误：

/opt/Xilinx/14.3/ISE_DS/ISE/verilog/src/unisims/ICAP_SPARTAN6.v:79: syntax error
/opt/Xilinx/14.3/ISE_DS/ISE/verilog/src/unisims/ICAP_SPARTAN6.v:79: error: invalid module item.

引用的相关代码行如下：

  tri (weak1, strong0) done_o = p_up;//line 78
  tri (pull1, supply0) [15:0] di_t = (icap_idone == 1 && WRITE == 1)? 16'bz : dix; //line 79

我还想指出，我不太清楚 tri 究竟是如何工作的。我认为它类似于电线，除了有 3 种状态，但它后面的括号对我来说没有意义，这使得调试更加困难:) 任何帮助，将不胜感激。 -谢谢

【参考方案1】：

tri 和 wire 是等价的。

括号中的关键字决定驱动强度，允许开关和门级建模。规则有些复杂，但基本上较强的信号可以覆盖较弱的信号，因此在同一信号上驱动pull1 和strong0 可能会导致0 状态，而不是X 或Z。

该错误看起来像是 iverilog 中的错误或缺失功能。删除向量范围可以成功编译。

【讨论】：

谢谢。通过您的解释，我更容易解决问题。我更改了代码，为每个驱动程序制作两根电线。然后，我通过连接它们制作了一条线来解析两个驱动器 - 因为如果任一驱动器具有 0，则 supply0 是更强的信号，则解析信号将为 0。如果任一驱动器是 z 或 X，我将解析信号驱动到另一个信号的值.我还没有运行我的更改以查看它是否会导致任何模拟问题，但它现在可以编译了 :)