D触发器深入详细介绍(zhuanzai)

Posted 2020-06-10

D触发器深入详细介绍，D触发器是对输入时钟脉冲边沿信号敏感的装置。只有在检测到边沿信号，才设置输出信号与输入端D相同。一个基础的电平触发装置是门控D锁存器。

　　D触发器(英文中“D”代表“Data”，“数据”之意)，是对输入时钟脉冲边沿信号敏感的装置。只有在检测到边沿信号，才设置输出信号与输入端D相同。比如时钟的信号由假变为真(上边沿信号)，或时钟的信号由真变为假(下边沿信号)。一个触发器一般被称为是边沿触发装置，锁存器被称为电平触发装置(在时钟信号真或假时一直触发)。一个基础的电平触发装置是门控D锁存器，它只在时钟信号为假时设置输出信号，在时钟信号为真时忽略输入端信号 D 的改变，保持输出端信号 Q 不变。

　　将一个D锁存器转换成D触发器只需要加入一个边沿触发器。设计版本里就带有一个上边沿信号触发器，它只会在时钟信号由假变为真的时候，根据输入端信号 D ，设置输出端信号。

　　在这些设计方案中，它们的输出端信号都是非隔离的。这就允许异步R和S端输入(会覆写时钟信号并且强制设定输出状态)。如果要使输出端隔离，可以不使用输出端 Q, 取而代之的是使用Q端且加一个非门。

　　设计方案C就是比设计版本A宽一格，并且用了正相时钟的设计版本。它会在时钟信号为真时持续的设置输出信号。我们可以设计多个这样的触发器，并且并行放置在最小的空间里。一个时钟信号可以分配给所有这些触发器，这样就允许多个触发器共用一个时钟边沿信号。输出端 Q 在反方向上和输入端一道比较容易连接。

　　压缩的的D锁存器

　　设计方案E就是一个更紧凑版的设计版本A，同时仍具有相同的高度需求。设计方案E‘允许边沿触发器在高电平输入时被触发。设计版本F在时钟信号为真时保持状态，时钟信号变为假时输出D的状态。注意图中有一个用于断路的在红石线之上的方块，用黄色斜线表示。中继器在此用来同步信号，为此它必须处于激活状态。

　　设计方案G采用了在1.4正式版中新加入的红石中继器锁存特性，在时钟信号为高电平时维持状态。且比起其他之前的D触发器设计方案而言压缩程度大大提高。设计方案H相当于两部分G方案的组合，一个为高电平触发，一个为低电平触发，这样组合起来就是上升沿触发。如果将方块与红石火把对调，得到的就是下降沿触发。

　　设计方案：

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