DC学习（11）综合产生的文件

Posted 2020-10-30 huanm

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篇首语：本文由小常识网(cha138.com)小编为大家整理，主要介绍了DC学习（11）综合产生的文件相关的知识，希望对你有一定的参考价值。

一：综合产生的文件

　　前面也讲了一些综合后的需要进行的一些工作，这里就集中讲一下DC完成综合了，产生了一些文件，我们就要查看它生成的网表和信息，下面就来介绍DC综合完成之后要进行哪些工作：

也就是说，DC一般完成综合后，主要生成.ddc、.def、.v和.sdc，.sdf格式的文件（当然还有各种报告和log）

.sdc文件：write_sdc -version 1.7 filename.sdc

　　标准延时约束文件：

　　里面都是一些约束，用来给后端的布局布线提供参考。

Scan_def.def文件：DFT、形式验证可能用到

　　里面包含的是一些扫描链的布局信息，需要注意的是，必须在生成ddc网表文件之前生成.def（也就先生成.def文件），以便将def文件包含在ddc文件中。

.sdf、.v文件：write_sdf -version 2.1 filename.sdf; write -f verilog -hierarchy output filename.v

标准延时格式和网表格式文件，用于后仿真。

下面是输出（生成）文件的一些命令：

1:综合网表的处理：

　　完成综合并通过时序等的分析后，我们需要把设计和约束以某种格式存储好，作为后端工具的输入。

　　把设计以VHDL或Verilog格式存档时，需要去掉或避免文件中有assign指令，因为该指令会使非Synopsys公司的工具在读入文件时产生问题。该指令也可能会在反标( back-annotation)流程中产生问题。此外，要保证网表中没有特别的字符。例如，写出网表时，有时网表中会有反斜线符号“\\”，对于这个符号，不同的工具有不一样的理解。

·assign：

多端口连线(multiple port nets)会在网表中用assign指令表示，如下图所示：

　　上面的设计中有冗余的端口(包括内部端口，又称层次引脚)。如果我们将设计展开（flatten）, DC可能把它们优化掉，即去掉这些端口。但是如果我们不展开设计，将得到下面的结果:

　　　　Output Reset_AluRegs，Latch_Instr,....

　　　　assign Reset_AluRegs=Latch_Instr;

　　多端口连线，即一条连线连接多个端口，三种类型:直通连线(Feedthroughs)，即从输入端直接到输出端；连线驱动多个端口(也就是上面的那个情况)；常数连线驱动多个端口。

　　在默认的情况下，如遇到上述的情况，DC写出网表时，会在网表产生assign指令。如果设计中有多端口连线，应该在编译过程中将它们去掉。去掉多端口连线使用下面的命令:

　　set_fix_multiple_port_nets -all -buffer_constants [get_designs *]

·特殊符号：　　

　　特别字符是指除数字，字母或下划线以外的任何字符。当DC写出网表时，如果遇到信号Bus[31]，它会插入反斜线符号“\\”，将其变为\\BUS[31]。但是总线Bus[31:0」中的一个信号还用Bus[31]，没有用反斜线符号，也就是说设计里面可能会遇到即使用到了Bus[31]又用到Bus[31:0]这种情况（比如一组总线网A方向走，而同时又有这组总线的最高位充当某个控制信号）。这时方括弧不是名字的一部分，它们是位分隔符。这时候，同一个信号用了两种符号串表示（也就是Bus[31]和Bus[31:0]中的第31位是同一个信号，但是却有不同的字符串表示，这是不好的，一些工具可能解读出错）。最好的办法是把设计中的反斜线符号去掉，用有效的字符代替非有效(特别)的字符。

　　用change_names命令可将设计中的特别字符去掉。change_names命令的其中一选项是“-rules"，后面可跟用自定义的命名规则或Verilog命名规则。在DC中用define_name_rules命令来规定自定义的命名规则。例如我们可以用该命令来指定可以使用哪些字符，禁止使用哪些字符，名字的长度等。一般来说，Verilog命名规则可以处理几乎所有的特殊字符。

　　执行change_names命令后，它会把不允许使用的字符用允许使用的字符来代替。VHDL语言中，多维数组(multi-dimensionalarrays)使用方括弧作为字下标的分隔符(word subscript delimiters)。为了避免使用反斜线符号，先使用change_names命令把字下标的分隔符转换为下划线。如下所示：