数据线上的串联小电阻（图）

Posted 2020-10-16 书山有路勤为径 学海无涯苦作舟

USB匹配电阻

http://blog.sina.com.cn/s/blog_7bfaf44b01014gjp.html

USB控制器的内部结构如下图所示：

由上图可知，USB的高速模式和低速/全速使用不同的驱动器，USB使用差分特性阻抗为90ohm的线，USB全速模式下驱动器的输出阻抗和输入阻抗一般不为45ohm，信号会发生反射造成信号质量下降，需要对电路进行匹配来减小信号的反射；常用的匹配方式有：串联匹配、并联匹配、戴维南匹配等。

USB全速驱动器的输出阻抗一般比较小，若输出阻抗<特性阻抗则可以通过串联电阻来实现匹配，E330使用iMX258处理器，其全速Host的输出阻抗Rs厂家预计为10ohm，而USB线的差分特性阻抗为90ohm，所以要实现驱动器和USB线的阻抗匹配必须在USB D+和D-上串联电阻，串联电阻的要求为Rs+R串=USB线特性阻抗；

以下分别为串联3ohm、22ohm、33ohm、51ohm和68ohm眼图，RTmean和FTmean为上升和下降时间的平均值。

R串 = 3ohm，RTmean = 3.30ns；FTmean = 2.80ns；

R串 = 22ohm，RTmean = 3.71ns；FTmean = 3.12ns；

R串 = 33ohm，RTmean = 4.36ns；FTmean = 3.61ns；

R串 = 51ohm，RTmean = 4.88ns；FTmean = 4.50ns；

R串 = 68ohm，RTmean = 6.85ns；FTmean = 7.16ns；

当阻抗>特性阻抗时则要通过并联电阻来实现匹配，

而在高速模式下，信号是通过电流源驱动的，以上匹配电阻的存在都将降低信号质量，下面分别举串联10ohm、22ohm和33ohm为例；

没有串联电阻时的眼图如下：

1、R串 = 10ohm

Udevice = 17.78*45//(10+45) = 440.1mV，Uhost = 45/(45+10)*440.1 = 360.1mV；

2、R串 = 22ohm

Udevice = 17.78*45//(22+45) = 478.6mV，Uhost = 45/(45+22)*478.6 = 321.5mV；

3、R串 = 33ohm

Udevice = 17.78*45//(33+45) = 507.4mV，Uhost = 45/(45+33)*507.4 = 292.7mV；

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USB 线上的串联电阻的作用

http://guobo120120.blog.163.com/blog/static/670940442012530103224198/

A问:看原理图时，经常看到串一些小电阻，如22欧姆，但是也不是一定串。同样场合有的串，有的不串。请哪位高人指点一下吧? 

B答:如果是高速信号线上串小电阻，那就应该是终端阻抗匹配。如果是GPIO口上串了小电阻，很可能是抗小能量电压脉冲的。

简单的例子：一个串口通讯的提示信号，当接上串口时，因为瞬间的插拔产生了一个很窄的电压脉冲，如果这个脉冲直接打到GPIO口，很可能打坏芯片，但是串了一个小电阻，很容易把能力给消耗掉。如果脉冲是5mA 5.1V，那么过了30ohm后就是5v左右了....(这里我不是很理解了,如果脉冲是1KV,如何?这个小电阻能行么?望高手指点.)

B继续:严格来讲，当高速电路中，信号在传输介质上的传输时间大于信号上升沿或者下降沿的1/4时，该传输介质就需要阻抗匹配。

一般当PCB走线的长度大于其传输信号的波长的1/10时，我们就就需要考虑阻抗匹配。(也不懂,不过听说过,应该是电磁学里面讲的,我没学电磁学....以后学习)

100MHz以上的高速数字电路就可以考虑阻抗匹配了

C答:主要是基于阻抗匹配方面的考虑,以达到时序统一,延迟时间,走线电容等不会超过范围!原因在于LAYOUT时可能走线方面不是很匹配!

D答:阻抗匹配 信号的传输速率大于信号上升的1/4时 就需要阻抗防止电压脉冲对芯片的影响！

E问:再高速信号重经常可以看到再信号线重串小电阻，请问再LAYOUT时应该把它放在CPU端还是放在信号的终端好些呢？看到过一些centrality GPS公版方案中是放在CPU端，但也看到其他的原理图是放在信号的终端，请求理论支持！

F答:一般的做法是在信号源端串小电阻，在信号终端并一个小电阻。在信号源端串一个小电阻，没有公式的理论：一般传输线的特征阻抗为50欧姆左右，而TTL电路输出电阻大概为13欧姆左右，在源端串一个33欧姆的电子，13+33=46大致和50相当，这样就可以抑制从终端反射回来的信号 再次反射。(传输线的特征阻抗,得查查...),在信号接收终端并一个小电阻，没有公式的理论： 若信号接收端的输入阻抗很大，所以并接一个51欧姆的电阻，电阻另一端接参考地，以抑制信号终端反射。信号接收终端串接电阻，从抑制信号反射的角度考虑，只有终端输入的电阻小于50欧姆。但IC设计时，考虑到接收能量，不会将接收端的收入电阻设计得小.。(这个反射,到底是如何理解?能量反射,有了解的朋友解答一下),在信号线上传一个电阻，可能还有一个用途：ESD。如在USB接口上，靠USB PORT端 的D+和D-上串一个小电阻，如10欧姆。就是因为USB PORT端的ESD过不了

G答：一般高速数字信号传输线上会串电阻，目地是解决阻抗匹配问题，阻抗不匹配会导致信号反射，电磁波类似光一样在同一种介质中传播方向和能量不会衰减，但如果光从一种介质发射到另外一种介质的时候会发生反射和折射现象，那么光到达终端的能量会衰减很多吧。同理高速数字信号从源端向终端传输过程中由于连接线或者PCB LAYOUT的原因导致部分阻抗不连续（比如要求传输线阻抗为100欧，但是PCB有的部分是100欧，但是中途打过孔或者线宽发生变化就会引起阻抗的不连续）就会导致信号反射，反射的信号在传输线中又会与原信号叠加，信号被干扰了，终端接收这样的信号解码会出错。USB接口上串的电阻就是此用途，一般来说如果LAYOUT比较好此电阻贴0欧没问题的，而且如果USB只是传输低速信号也不会有问题，阻抗要求也没那么严格。但是如果传输的是高速USB信号且LAYOUT有问题那么串个小电阻可能会解决误码的问题。ESD器件一般都是通过一定的路径或者方式将静电尽可能的导入地或者电源而避免对芯片的影响，所以ESD器件有一端肯定是接地的，而不是串在电路中。

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数字信号线上为什么要加一个33欧姆的电阻呢

http://www.newsmth.net/nForum/#!article/Circuit/72357

一般是做匹配防止信号发射。33欧是个经验值而不是最佳值，具体串阻的选择应满足 驱动器输出阻抗＋串阻＝传输阻抗，一般驱动器输出阻抗是十几欧，PCB的50欧，所以串阻约取33欧。

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谈谈四层板和33欧电阻

http://blog.sina.com.cn/s/blog_710b9b8a0100xqep.html

选用四层板不仅是电源和地的问题，高速数字电路对走线的阻抗有要求，二层板不好控制阻抗。33欧电阻一般加在驱动器端，也是起阻抗匹配作用的；布线时要先布数据地址线，和需要保证的高速线；

在高频的时候，PCB板上的走线都要看成传输线。传输线有其特征阻抗，学过传输线理论的都知道，当传输线上某处出现阻抗突变(不匹配)时，信号通过 就会发生反射，反射对原信号造成干扰，严重时就会影响电路的正常工作。采用四层板时，通常外层走信号线，中间两层分别为电源和地平面，这样一方面隔离了两个信号层，更重要的是外层的走线与它们所靠近的平面形成称为“微带”(microstrip) 的传输线，它的阻抗比较固定，而且可以计算。对于两层板就比较难以做到这样。这种传输线阻抗主要于走线的宽度、到参考平面的距离、敷铜的厚度以及介电材料的特性有关，有许多现成的公式和程序可供计算。

33欧电阻通常串连放在驱动的一端(其实不一定33欧，从几欧到五、六十欧都有，视电路具体情况) ，其作用是与发送器的输出阻抗串连后与走线的阻抗匹 配，使反射回来(假设解收端阻抗没有匹配) 的信号不会再次反射回去(吸收掉)，这样接收端的信号就不会受到影响。接收端也可以作匹配，例如采用电阻并联，但在数字系统比较少用，因为比较麻烦，而且很多时候是一发多收，如地址总线，不如源端匹配易做。

这里所说的高频，不一定是时钟频率很高的电路，是不是高频不止看频率，更重要是看信号的上升下降时间。通常可以用上升(或下降) 时间估计电路的频率，一般取上升时间倒数的一半，比如如果上升时间是1ns，那么它的倒数是1000MHz，也就是说在设计电路是要按500MHz的频带来考虑。有时候要故意减慢边缘时间，许多高速IC其驱动器的输出斜率是可调的。

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