cadence导入网表，放置不了元器件

Posted 2023-04-30

cadence导入网表时，出现以下提示，怎么办？还有就是网表都进来了，放元件的时候，只有元件名，但是放不进来！求高手赐教！小弟真心谢过~~
Unable to load symbol 'RES0805' for device 'R_RES0805_1K': WARNING(SPMHUT-127): Could not find padstack RX1_35Y0_75R0_10. [help]
还有就是，网表是对的，怎么样让它正确加进来或者设置好路径！

　　解决方法：
　　（1）在cadence里选中左边的项目里的.obj文件，右击->Edit Object Properties，查看是否所有的元件都添加了正确的封装信息，.psm文件是必需的；并查看电气连接是否正确（2）在allegro里查看是不是所有元件都建立了正确的封装；
　　（3）重新设置padpath和psmpath的路径。 参考技术A 1、cadence自己的网表的话，你需要把.dra .psm .pad文件路径设置正确！
2、其他软件的网表的话，驱动文件.txt的路径也需要设置这却！设置方法：setup->user preference->path->library来自：求助得到的回答 参考技术A setup->user preference->path->library->psmpath,里面选择你器件库（含有RX1_35Y0_75R0_10）的路径。追问

大侠，昨天那个我已经搞定了，问一下是不是allegro的每隔封装都要有焊盘.pad，.psm两个文件才可以，还有像这种丝印我怎么能够隐藏呢？谢了，我的问题有点幼稚，是个菜鸟，多多包涵！

追答

封装的话只要psm就够啦。
但是焊盘还需要pad的哦。
依赖（包含）关系是：pcb-psm-pad-热风焊盘（fsm）。

追问

再请教一下，用Cadence画双层板时，制作插件封装，用Pad Designer做焊盘的时候也要做Thermal Relief和Anti Pad么，有必要吗？只有双层板也用不到啊，如果要做的话，怎么做呢？

追答

画正片 是不需要Thermal Relief和Anti Pad的 负片都需要。

本回答被提问者和网友采纳 参考技术B candence所有pcb封装是要从焊盘做起的。有可能是你路径设的不多，就像楼上说的一样，也可能你拷过来的库就没有RX1_35Y0_75R0_10这个焊盘。 参考技术C 你好，你这是软件版本低的问题，我之前也是遇见这问题，库路径，环境变量都设置好还是不行。解决方法：1.打补丁，网上有教程。2.安装高版本软件。希望能够帮助你。希望采纳我的答案。

Cadence网表算法

推丸菌在公司听取小弟汇报时，那厮说网表有问题，OrCAD原理图导出，Allegro PCB导入，结果有个节点连不上，但是在原理图上是同样的网络名。有妖气啊！
看了他的原理图，我觉得很生气~太不规范了，难怪会出现错误。但是为了多种兼容，也不得不做各种妥协~想到这里我也不生气了。原版原理图就不贴出来了，推丸菌在这里模拟一下。哦，对了，以下所有案例均基于Cadence 17.2版本。

那么猫腻出来了，第一页的VCC_3V3全部被命名成了off-page形式的NIHAO，于是第一页的VCC_3V3就不能跟第二页的VCC_3V3相连了，这就是问题所在，这个还真需要探讨一下Cadence的网表算法。其实这个算法不难，推丸菌举个栗子。

在同一节点我们接入了5个网络符号(或NET)，生成网表后，Cadence自动选择了PORT，这就说明了PORT优先级最高，多尝试几次，我们就可以破解Cadence的网表算法了。各种网络类型的优先级见下表。

解决了优先级问题，还需要分析不同页（多页原理图）的算法问题。Cadence的不同页的算法很简单，只需要两步：
① 按上表优先级，处理当前页的网络数据，整理出对外接口（相对其他页接口）；
② 将不同页的对外接口进行处理，形成整张原理图的网表；
至于其他注意的地方，推丸菌在这里罗列一些情况，供大家参考，如有感兴趣的攻城狮，请自行尝试，毕竟电子是门实践的学科。下面三种情况，所有器件都在同一页，生成网表后，R12和R13是连在一块的，R14和R15是连在一块的，R16和R17是连在一块的，可得：
① 不同类型的网络符是可以直接连接的，Cadence内部只认网络名；
② 网络名不区分大小写；
③ Off-page类型的网络符，在同页和不同页都有效（只认网络名）；

在实际应用中，不止以上案例，更多的案例，推丸菌实在讲不下去了，感兴趣的攻城狮可自行尝试，推丸菌去也！

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