FPGA verilog 小问题求解

Posted 2023-04-19

如何将一个input类型值 赋给 integer

integer是不能综合的，因为它在fpga里面找不到对应的逻辑单元。
如果用 integer一定只能用于仿真，而因为仿真的语法宽松性，你可以直接用连续赋值将input“=”给integer就行了。 参考技术A 建议您百度一下 参考技术B 必须是integer？不能是reg[31:0]?追问

初学 遇到点问题 你看 http://zhidao.baidu.com/question/309673119.html

参考技术C Integer.parseInt(Input.value);............... 参考技术D 去相关论坛发帖求助吧，会有高手帮你的。 第5个回答  2011-09-04 verilog里的integer类型是个32位的有符号数 可以综合 可以直接赋值
verilog-2001标准里增加了reg signed类型 位宽可以自己定义 比较灵活 建议以之取代integer

FPGA小波变换基于FPGA的图像9/7整数小波变换verilog实现

1.软件版本

quartusii12.1

2.系统概述

     CCSDS标准在去相关模块中建议采用9/7整数小波变换，即是对原始图像先进行行变换，然后对变换后的数据再进行列变换。需要三级这样的二维小波变换，将图像分为10个子带。假设原始图像为零级小波变换后的LL0，那么后一级就是对前一级变换之后得到的LLi(i=0，1，2)再进行整数提升小波变换所得的结果。由于需要三级整数提升小波变换，每一次变换需要变换的部分的边长都为前一级的1/2，所以要求待变换的图像宽高是8的倍数。如果不满足要求，则需要对图像进行扩边处理。

       CCSDS标准中采用的9/7整数小波变换就是这样一种提升小波变换，并且它只需一次提升。其算法公式可通过改变式得到：

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