V3学院带你学习-如何让chipscope里面的信号不被优化掉

Posted 2020-09-05

此文章为原创出自 V3学院 www.v3edu.org,FPGA培训专家

 

 

在用ise对FPGA开发的时候，从仿真工具仿真的结果来看，功能都是能实现的，但是实际下载之后却不能实现具体的功能。这时我们一般会用ise自带的chipscope即在线逻辑分析仪对信号进行采样，查看硬件中具体的状态。但是很多时候，这个软件也有令我们失望的时候，因为ise里面的综合器的功能比较强大，把工程里面的一些信号给优化掉了，chipscope里面踩不到这些信号，而我们恰好是需要查看这些信号的。这时就可以用下面调取ip核的方式来创建在线逻辑分析仪了：

 

重命名后，点“generate”。

 

重命名后，点击“next”。

 

填入位宽总和之后，点击“generate”。

回到工程界面，并把两个ip和的xco文件添加到工程里面。

 

TRIG0={wr_en,wr_addr,rx_data,data,po_flag};这些变量的位宽加起来为26位。

 

依次选中上图中的几个选项，新建一个总线，并取名叫“po_flag”。

 

 

 

上面dataport[1]~data_port[7]命名为”data”。

 

上面dataport[9]~dataport[16]命名为“rx_data”。

 

上面dataport[17]~dataport[24]命名为“wr_addr”。

 

调整每个变量的排列顺序是从高到低还是从低到高，如下：(选中变量-右键-reverse bus order可以调整)。

 

 

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