FPGA知识大梳理verilogHDL语法入门

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篇首语:本文由小常识网(cha138.com)小编为大家整理,主要介绍了FPGA知识大梳理verilogHDL语法入门相关的知识,希望对你有一定的参考价值。

1,时序逻辑。将上次的练习修改成时序逻辑会如何设计。

2,block 与unblocking

   A,有clock的always中通常使用nonblocking。

  B,无clock的always中通常使用blocking。

  C,assign中使用的 blocking 

  D,同块中,blocking 与nonblocking不并存

 

3,行为建模

  A,if-else 与case   锁存器。

  B,循环 forever,repeat,while,for,generate

4,常用IP。fifo,ram,rom。(原理图设计与代码设计)

5,预编译,系统任务和函数。

6,可综合与不可综合。

7,tb的编写

8,状态机(两种状态机的优缺点与对比。一段式,两段式,三段式状态机)

9,task与function

10,复位 。同步复位的异步释放

11,设计技巧。乒乓,流水线。

12,串并转换,跨时钟域。

 

以上是关于FPGA知识大梳理verilogHDL语法入门的主要内容,如果未能解决你的问题,请参考以下文章

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