SoC时钟系统简介

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篇首语:本文由小常识网(cha138.com)小编为大家整理,主要介绍了SoC时钟系统简介相关的知识,希望对你有一定的参考价值。

1.SoC的时钟获得一般有:
  * 外部直接输入时钟信号,SoC有个引脚用来输入外部时钟信号,用的很少。
  * 外部晶振+内部时钟发生器产生时钟,大部分低频单片机都是这么工作的。
  * 外部晶振+内部时钟发生器+内部PLL产生高频时钟+内部分频器分频得到各种频率的时钟,210属于这种。

2.时钟启动过程

  在初始化PLL前为晶振的24m主频,然后设定锁相周期,初始化pll,进行倍频。输出信号通过输出到各总线上,不同设备需要不同的分频。

3.PLL:APLL、MPLL、EPLL、VPLL
  APLL:Cortex-A8内核 MSYS域
  MPLL&EPLL:DSYS PSYS
  VPLL:Video视频相关模块

4.S5PV210时钟域详解

  4.1MSYS域:
  ARMCLK: 给cpu内核工作的时钟,也就是所谓的主频。
  HCLK_MSYS: MSYS域的高频时钟,给DMC0和DMC1使用
  PCLK_MSYS: MSYS域的低频时钟
  HCLK_IMEM:给iROM和iRAM(合称iMEM)使用

  4.2DSYS域:
  HCLK_DSYS:DSYS域的高频时钟
  PCLK_DSYS:DSYS域的低频时钟

  4.3PSYS域:

  HCLK_PSYS:PSYS域的高频时钟
  PCLK_PSYS:PSYS域的低频时钟
  SCLK_ONENAND:
  总结:210内部的各个外设都是接在(内部AMBA总线)总线上面的,AMBA总线有1条高频分支叫AHB,有一条低频分支叫APB。上面的各个域都有各自对应的HCLK_XXX和PCLK_XXX,其中HCLK_XXX就是XXX这个域中AHB总线的工作频率;PCLK_XXX就是XXX这个域中APB总线的工作频率。
  SoC内部的各个外设其实是挂在总线上工作的,也就是说这个外设的时钟来自于他挂在的总线,譬如串口UART挂在PSYS域下的APB总线上,因此串口的时钟来源是PCLK_PSYS。
  我们可以通过记住和分析上面的这些时钟域和总线数值,来确定我们各个外设的具体时钟频率。

5、各时钟典型值(默认值,iROM中设置的值)
  (1)当210刚上电时,默认是外部晶振+内部时钟发生器产生的24MHz频率的时钟直接给ARMCLK的,这时系统的主频就是24MHz,运行非常慢。
  (2)iROM代码执行时第6步中初始化了时钟系统,这时给了系统一个默认推荐运行频率。这个时钟频率是三星推荐的210工作性能和稳定性最佳的频率。
  (3)各时钟的典型值:

? freq(ARMCLK) = 1000 MHz
? freq(HCLK_MSYS) = 200 MHz
? freq(HCLK_IMEM) = 100 MHz
? freq(PCLK_MSYS) = 100 MHz
? freq(HCLK_DSYS) = 166 MHz
? freq(PCLK_DSYS) = 83 MHz
? freq(HCLK_PSYS) = 133 MHz
? freq(PCLK_PSYS) = 66 MHz
? freq(SCLK_ONENAND) = 133 MHz, 166 MHz


6.时钟设置的关键性寄存器
  6.1、xPLL_LOCK
  xPLL_LOCK寄存器主要控制PLL锁定周期的。
  6.2、xPLL_CON/xPLL_CON0/xPLL_CON1
  PLL_CON寄存器主要用来打开/关闭PLL电路,设置PLL的倍频参数,查看PLL锁定状态等
  6.3、CLK_SRCn(n:0~6)
  CLK_SRC寄存器是用来设置时钟来源的,对应时钟框图中的MUX开关。
  6.4、CLK_SRC_MASKn
  CLK_SRC_MASK决定MUX开关n选1后是否能继续通过。默认的时钟都是打开的,好处是不会因为某个模块的时钟关闭而导致莫名其妙的问题,坏处是功耗控制不精细、功耗高。
  6.5、CLK_DIVn
  各模块的分频器参数配置
  6.6、CLK_GATE_x
  类似于CLK_SRC_MASK,对时钟进行开关控制
  6.7、CLK_DIV_STATn
  6.8、CLK_MUX_STATn
  这两类状态位寄存器,用来查看DIV和MUX的状态是否已经完成还是在进行中
  总结:其中最重要的寄存器有3类:CON、SRC、DIV。其中CON决定PLL倍频到多少,SRC决定走哪一路,DIV决定分频多少。

7.汇编实现时钟设置代码详解1
  时钟设置的步骤分析:
  第1步:先选择不使用PLL。让外部24MHz原始时钟直接过去,绕过APLL那条路
  第2步:设置锁定时间。默认值为0x0FFF,保险起见我们设置为0xFFFF
  第3步:设置分频系统,决定由PLL出来的最高时钟如何分频得到各个分时钟
  第4步:设置PLL,主要是设置PLL的倍频系统,决定由输入端24MHz的原始频率可以得到多大的输出频率。我们按照默认设置值设置输出为ARMCLK为1GHz
  第5步:打开PLL。前面4步已经设置好了所有的开关和分频系数,本步骤打开PLL后PLL开始工作,锁定频率后输出,然后经过分频得到各个频率。
总结:以上5步,其实真正涉及到的寄存器只有5个而已。

以上是关于SoC时钟系统简介的主要内容,如果未能解决你的问题,请参考以下文章

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