有限状态机VHDL模板

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篇首语:本文由小常识网(cha138.com)小编为大家整理,主要介绍了有限状态机VHDL模板相关的知识,希望对你有一定的参考价值。

逻辑设计, 顾名思义, 只要理清了逻辑时序, 剩下的设计就是做填空题了。

简单总结了有限状态机的一种设计方式, 详细参见 <<Circuit Design with VHDL>>  chapter 8  State Machines

 

1  有限状态机

  技术分享

2  VHDL模板之一

1)  端口定义

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library  IEEE;
use  ieee.std_logic_1164.all;

--!  端口定义
entity  <entity_name> is
port
(
    INPUT     :  in  <data_type>;
    RST        :  in  std_logic;
    CLK        :  in  std_logic;    
    OUTPUT  :  out  <data_type>
);
end  <entity_name>;
entity

2)  状态定义

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--!  结构体
architecture  <arch_name>  of  <entity_name>  is

type  state  is (state0, state1, state2, ...);
signal  c_state, n_state :  state;

begin

end  <arch_name>;
architecture

3)  时序逻辑

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pfsmsyn:  process (rst, clk)
begin
  if (rst = 1) then
    c_state <= state0;
  elsif (clkevent and clk=1) then
    c_state <= n_state;
  endif;
end process;
process: clock

4)  组合逻辑

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pfsmlogic: process (input, c_state)
begin
  case  c_state  is
    when  state0  =>
        if (input = ...) then
            output <= <value>;  --输出
            c_state <= state1;    --状态
        else ...
        end if;
    when  state1 =>
        ...  ...
        ...  ...
        ...  ...
    when others =>
        ...  ...

  end case;
end process;
process: logic

 

以上是关于有限状态机VHDL模板的主要内容,如果未能解决你的问题,请参考以下文章

如何用verilog设计有限状态机

有限状态机

java游戏开发杂谈 - 有限状态机

Unity有限状态机编写

(有限)状态机

有限状态机(FSM)学习总结C#