vivado中可ad转换的ip

Posted 2023-03-16

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篇首语：本文由小常识网(cha138.com)小编为大家整理，主要介绍了vivado中可ad转换的ip相关的知识，希望对你有一定的参考价值。

参考技术A 可以。
步骤：1、选中工程中的top模块。点击Tools、CreateandPackageNewIP。2、弹出界面后，点击next，选择Packageyourcurrentproject，然后继续点击next。
Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。

基于Vivado调用ROM IP core设计DDS

DDS直接数字式频率合成器（Direct Digital Synthesizer）

　　下面是使用MATLAB生成正弦波、三角波、方波的代码，直接使用即可。

 1 t=0:2*pi/2^12:2*pi
 2 y=0.5*sin(t)+0.5;
 3 r=ceil(y*(2^8-1)); %将小数转换为整数，ceil是向上取整。
 4 fid = fopen(\'sin.coe\',\'w\'); %写到sin.coe文件，用来初始化sin_rom
 5 fprintf(fid,\'MEMORY_INITIALIZATION_RADIX=10;\\n\');
 6 fprintf(fid,\'MEMORY_INITIALIZATION_VECTOR=\\n\');
 7 for i = 1:1:2^12
 8 fprintf(fid,\'%d\',r(i));
 9 if i==2^12
10 fprintf(fid,\';\');
11 else
12 fprintf(fid,\',\');
13 end
14 if i%15==0
15 fprintf(fid,\'\\n\');
16 end
17 end
18 fclose(fid);
19 t=1:1:2^12;
20 y=(t<=2047);
21 r=ceil(y*(2^8-1));
22 fid = fopen(\'square.coe\',\'w\'); %写到square.coe，用来初始化rom_square
23 fprintf(fid,\'MEMORY_INITIALIZATION_RADIX=10;\\n\');
24 fprintf(fid,\'MEMORY_INITIALIZATION_VECTOR=\\n\');
25 for i = 1:1:2^12
26 fprintf(fid,\'%d\',r(i));
27 if i==2^12
28 fprintf(fid,\';\');
29 else
30 fprintf(fid,\',\');
31 end
32 if i%15==0
33 fprintf(fid,\'\\n\');
34 end
35 end
36 fclose(fid);
37 t=1:1:2^12;
38 y=[0.5:0.5/1024:1-0.5/1024, 1-0.5/1024:-0.5/1024:0, 0.5/1024:0.5/1024:0.5];
39 r=ceil(y*(2^8-1));
40 fid = fopen(\'triangular.coe\',\'w\'); %写到triangular.coe，初始化三角波rom
41 fprintf(fid,\'MEMORY_INITIALIZATION_RADIX=10;\\n\');
42 fprintf(fid,\'MEMORY_INITIALIZATION_VECTOR=\\n\');
43 for i = 1:1:2^12
44 fprintf(fid,\'%d\',r(i));
45 if i==2^12
46 fprintf(fid,\';\');
47 else
48 fprintf(fid,\',\');
49 end
50 if i%15==0
51 fprintf(fid,\'\\n\');
52 end
53 end
54 fclose(fid);

　　设计DDS的核心就是调用IP ROM，vivado调用ROM的方法和ISE相类似，都是加载.coe文件，我这里特地做笔记，以防忘记。

　　这是DDS的原理图，DDS并没有像它的名字一样说的那么玄乎，它的核心便是控制频率的fword字输入，和相位字pword输入，最后调用IP核查找表即可，代码也十分简单，下面给出DDS design代码。

 1 module DDS(
 2             input mclk,
 3             input rst_n,
 4             input [31:0]fword,//frequency control
 5             input [11:0]pword,//phase control
 6             
 7             output [9:0]da_data
 8     );
 9     
10     reg [31:0]r_fword;
11     reg [11:0]r_pword;
12     reg [31:0]fcnt;
13     
14     wire [11:0]addr_rom;
15     
16     //同步寄存器
17     always @(posedge mclk)
18     begin
19             r_fword <= fword;
20             r_pword <= pword;
21         end
22       
23     always @(posedge mclk or negedge rst_n)
24     begin
25         if(!rst_n)
26             fcnt <= 32\'d0;
27         else
28             fcnt <= fcnt + r_fword;
29         end
30     
31     assign addr_rom = fcnt[31:20] + r_pword;
32     
33     //custom sin_rom
34     sin_rom sin_rom (
35     .clka(mclk),    // input wire clka
36     .addra(addr_rom),  // input wire [11 : 0] addra
37     .douta(da_data)  // output wire [9 : 0] douta
38     );
39 
40 endmodule