基于FPGA具有容错能理的异步串口程序设计

Posted 2020-06-13

首先，问题源于一个项目。本来是一个很简单的多个串口收发FIFO存取数据的小程序，通过电脑验证也可用，而下位机板子之间通信就出现了丢数问题。

经过分析原因如下：

　　我的串口收模块是基于特权同学的开发板程序修改而来的，也就是信号线一旦拉低，就认为数据开始传输，便闷头数数，那么数满10个bit（1起始位+8位数据+1停止位），就算接完一个字节，回头接着检测信号线是否被拉低。当发数端发出了错码的情况下，这套程序是不能检测出来的。要想能识别错码，就必须起始位与停止位都检测，才能确定该字节是否完整。

　　经过一个周末的编写，新模块出炉了。模块入口有rs232_rx信号，出口有rx_data[7:0]以及一个FLAG信号线，FLAG是一个字节接满结束的标志。

     新模块主要思想就是在原有模块的基础上，加入判断帧尾的步骤。办法是：

　　1、准备做处10路冗余，每一路都检测rs232_rx的下降沿。（实际应该用不到那么多）10路冗余是有优先级的，当第一次检测到下降沿之后，第一路启动计数，开始10位bit的数据采集。当第一路计数启动之后，再遇到下降沿便启动第二路计数，以此类推。也就是说，在接收模块第一次启动计数之后，每遇到一次下降沿，就启动一路计数。

　　2、当第一路数到第10个bit，也就是停止位的时候，如果采集到了1，那么也就证明采集的是停止位，则将之后的所有冗余计数一并停下。如果第一路的停止位没有采集到1，则证明传输出错，第一路没有接到完整的一帧数据，则不输出数据，等待第二路的停止位采集结果。以此类推，知道某一路数据的停止位为1，则将剩下的冗余路置位，输出数据。

     3、这10路冗余只是为一帧数据服务，也就是1个字节，确保单个字节能够采集正确。

 

     经过以上修改，程序可以正确的采集数据了。但是以上修改还不算完美，原因是，接收bit的采集是在波特率的中心位置采集，假如某帧率  1bit  的时长为 100ms ，那么我在第50ms的时候采集一次数据，记录。这么做不能保证数据是正确的，有可能在采集之前出的错，或者刚刚采集完之后又出的错。如果是这种情况，并且在本该出现在停止位的位置有了一个高的数据，那么就误认为该帧数据没错。

　　所以最稳妥的做法是每个bit的数据采集三次，大概在    1/6    3/6    5/6  ，这三个位置采集，如果都相同，才判断本bit采集正确。这样会极大的提高数据采集的准确率。

 

     经过更改后模块还有一个优点，就是每次接收一个完整的字节之后，就会有一个高信号产生（FLAG），对于实时性要求较强的任务，有所帮助。每接到一个数据都可以马上进行判断和操作，不必开辟一个较大的缓冲类寄存器。