job interview

Posted 2020-07-15 hfyfpga

一 ， 7series clock

二， SDRAM comtroller （DDR） 4、熟悉DDR2/3协议或Ethernet相关协议，并有实际项目经验者优先；

三，AXI bus(AMBA)

四， vivado,quartus

五，熟悉部分下述IP：CPU/DSP，AMBA，Video, 并行/串行外围模块， DMA，中断；时序；GPIO 等；

熟悉USB，IEEE1394等接口的使用和编程

熟悉视频处理算法

能独立完成IP的设计

信号采集

熟悉常用的图像接口和协议（HDMI，

6、有图像处理与显示算法开发，LVDS、SERDES等高速接口，DDR RAM控制，ZYNQ系列开发经验者优先。

能独立进行FPGA时序设计/分析/仿真

   RTL coding，仿真验证，综合与时序分析 Timing analysis and optimization

有LVDS、DDR、SERDES、时序约束等实践经验者优先
职责：

熟练运用数字电路设计，完整数字设计及EDA工具；

具有扎实的数字电路理论基础，熟悉代码、验证、综合等ASIC设计流程

TCL ，PERL SHELL  makefile  Must have experience with Python and BASH scripting

SV，UVM 

熟悉Xilinx FPGA结构和相关编程synthesis and place and route tools