verilog模块中需要调用memory型变量该怎么弄？？？急...

Posted 2023-02-17

因为程序中有三个源分别需要存储数据，想写一个模块，调用模块时就可以存在不同RAM中了。定义的memory变量：wire[7:0] ram1[242:0];
但是在模块中量必须被定义成input,ouput,inout。。到底要怎么引用到这种变量呢？？？

参考技术A 既然是memory那肯定就是reg了，你定义成wire肯定存储不了啊，呵呵
reg [7:0] ram1[242:0];
这样就可以了。 参考技术B 以下为memory model
module memory(
clk,
cen,
wen,
din,
dout,
a
);
input clk,cen,wen;
input [7:0]din;
input [242:0]a;
output [7:0]dout;

reg [7:0]din_r [242:0];
endmodule