如何设计除频器

Posted 2023-02-15

利用计数器产生新的clock，当计数器是0时，输出1，当计数器是1时，输出0。如此就完成duty cycle为50%的除2除频器电路。
当然我可以将两个always写在一起，不过好的Verilog coding style建议每个always都短短的，最好一个always只处理一个register，第一个always block处理reg cnt，第二个处理reg o_clk，这样一目了然，对於合成器来说，也较容易合成出好的电路，对於可读性来说，人类也较容易理解，甚至看完code後，自己都可以当合成器，合出一个电路，这也是为什麼说写HDL要『心中有电路』，而不是像写软体一样，只要考虑语法就好，反正编译器会帮你解决，这也是写硬体和写软体另一个差异很大的地方。 参考技术A 为了正确理解、使用与设计频率合成器，应对它提出合理的技术指标。频率合成器的使用场合不同，对它的要求也不尽相同。大体上讲，有如下几项主要技术指标：频率范围、频率间隔、准确度，频率稳定、成本、功能、频率转换时间等等。
频率范围：
频率范围是指频率合成器输出的最低频率f(min)和最高频率f（max）之间的变化范围。
频率间隔（频率分辨率）
频率合成器 输出是不连续的。两个相邻频率之间的最小间隔，就是频率间隔。频率间隔又称为频率分辨率。不同用途的频率合成器，对频率间隔的要求是不相同的。对短波单边带同信来说，现在多取频率间隔为100Hz，有的甚至取10Hz，1Hz乃至0.1Hz。这次设计的频率合成器，我们用的是10KHz。
设计要求：
A基本要求
输出频率范围：4.00M———4.99M
输出幅度大于100mv（在75欧负载上）
频率间隔：10KHz
频率稳定度不劣于0.00001
显示输出频率值
有失锁指示
集成芯片不能直接焊接（用插座）
b发挥
频率可按10KHZ、50KHZ、500KHZ步进
频率可实现多种模式搜索
进一步提高频率稳定度，不劣于0.000001（晶振工作在50度）
存储多个可预置的频率
C提供的主要芯片：
MC145106、MV1648P
设计思路：

锁相环的基本原理：
是利用频率误差去消除频率误差，所以当电路达到平衡状态之后，必然会有剩余频率误差存在，即频率误差不可能为零。这是它固有的缺点。锁相环也是一种消除频率误差为目的的反馈控制电路。但它的基本原理是利用相位去消除频率误差，所以当电路达到平衡状态时，虽然有剩余相位误差存在，但频率误差可以降到零，从而实现无频率误差的频率跟踪和相位跟踪。

工作原理：
锁相环是一个相位负反馈控制系统。它基本上由鉴相器（PD）、环路滤波器（LF）和电压控制震荡器（VCO）三个基本不见组成。组成的框图如下图（1）所示

Ur(t) Ud(t) Uc(t) Uo(t)
参考信号 输出信号
图（1） 锁相环基本构成
在这次的项目中我们运用MC145106，因为MC145106中含有鉴相器，并且依据要求，本实验需要频率间隔为10KHZ，而MC145106可以提供频率间隔为5KHZ和10KHZ。
MC145106的内部结构如下图（2）所示
图（2）MC145106内部结构
正如上图所示，OSCin为晶振的输入端，本项目中用的晶振为10.24M，Fin为VCO中输出的频率。P0~P8是一个N分频器，将Fin输入的信号经过分频输入到鉴相器与鉴相器的频率处理，经过几次的循环调整，得到VCO想要输出的频率。当VCO的频率被锁定时，LD 则呈现高电平，未被锁定时，LD呈现低电平
另一个芯片就是MC1648P该芯片就是用于VCO中的.
从图(1)就可以知道,信号进入VCO 后再从VCO进入MC145106中 ,经过分频则可以得到所需要的波形,不过频率范围是0.01M到5.11M,但是如果跟晶振相混频便可以得到10.25M到15.35M的频率.