fpga中如何利用gpio实现复位

Posted 2023-04-26

技巧 1：当驱动触发器的同步 SR端口时，每个时钟域都需要全局复位的局部版本， 并与该时钟域同步。
技巧 2：复位桥接电路实现了一种安全的机制，可以同步地对异步复位取消断言。使用复位桥接电路，每个时钟域都需要全局复位的局部版本。
技巧3：在对 FPGA 的全局复位取消断言之前，确保由 MMCM 或PLL 生成的时钟是稳定且被锁定的
技巧 4：高电平有效复位能够实现更高的器件利用率，并可改善性能
技巧 5：依靠 GSR 提供的内置初始化功能，同时对设计中能够自动启动的部分进行显式复位，这种综合法能够带来更高的利用率和性能。 参考技术A gpio要通过时钟和数据线就能完成两者的通信，其他的自己根据项目的要求

FPGA中的复位

复位可以说是FPGA逻辑开发中绕不开的一个基本问题，但不是每个人都能理清楚。常用的三种方式：

1. 异步复位
2. 同步复位
3. 异步复位同步释放

这三者的优缺点网上有很多资料，特权同学的书里面也讲解的非常清楚。这三种写法的实现由什么区别呢，实际操作一遍理解会更深刻。

当然异步复位同步释放的方式最好，而且其实这点资源影响微乎其微，推荐还是使用这种方式。

代码及综合后的电路：

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异步复位

    reg signal_reg;
    always@(posedge clk, negedge rst_n) begin
        if(!rst_n)begin
            signal_reg <= 0;
        end
        else begin
            signal_reg <= signal;
        end
    end

 

 

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同步复位

    reg signal_reg;
    always@(posedge clk) begin
        if(!rst_n)begin
            signal_reg <= 0;
        end
        else begin
            signal_reg <= signal;
        end
    end

 

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异步复位同步释放

    reg rst_nr1, rst_nr2;
always@(posedge clk, negedge rst_n) begin
        if(!rst_n)begin
            rst_nr1 <= 0;
            rst_nr2 <= 0;
        end   
        else begin
            rst_nr1 <= rst_n;
            rst_nr2 <= rst_nr1;
        end
    end
    assign sync_rst_n = rst_nr2;