fpga实操训练（小功能到模块开发）
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有过c、java编程语言经验的朋友，是否还记得曾经自己是如何学习编程语言的？一开始的时候，为了学习语法，我们练习的代码可能都比较少。主要是一些简单的逻辑判断、循环和小算法之类的内容。等到这一切都ok之后，就开始慢慢编写一些复杂的功能了。这个时候，如果再将所有的代码集中在同一个源文件当中，就会显得非常臃肿了。我至今还记得，当初硕士论文中设计的代码，就是全部放在一个文件中的，前前后后大约有5000行左右。
回到今天的主题，其实编写verilog也是一样的。一方面，曾经的小功能可以变成独立的模块，方便我们将来调用；另外一方面，对于相似的逻辑内容，也可以抽象成单独的一个模块来处理；最后，也是很重要的一点，我们要学会利用别人开发好的模块，这样可以快速拓展自己的能力边界，这点有点类似于使用第三方SDK。只是，纯软件模块和verilog不一样的地方，就是每一次模块实例化都是实实在在的电路，这和函数调用几乎不花成本是完全不一样的。
为了说明如何做一个基于模块开发的项目，我们可以写一个简单的计时工具。即，上电后，数码管开始计时，每1s计时一次，一共可以累计到99999秒，再重新恢复为0。
1、准备进位代码
module add_bit(clk, rst,in, value, over);
input in;
inpu以上是关于fpga实操训练（小功能到模块开发）的主要内容，如果未能解决你的问题，请参考以下文章